Las entradas asincronas S y R estan desactivadas -- CI : 0 0 0
Ck
Q0 Q1 Q2
1 2
3
4
5
6
7 8
9 10 11 12
CONTADOR ASINCRONO DESCENDENTE Vdd
Vdd
S Q2
S J ck K
Q2
Vdd
Q1
J ck K
Q1
R
S Q0
J ck K
Q0
R
R
Las entradas asincronas S y R estan desactivadas -- CI : 0 0 0
Ck
Q0 Q1 Q2
1 2
3
4
5
6
7 8
9 10 11 12
CONTADORES SINCRONOS 1 (CONECTAR LAS ENTRADAS ASINCRONAS)
S Q3
S
S
Q2
J
Q1
J
S Q0
J
J
0 1
Ck
Ck
----
Ck
----
Q3
K
----
Q2
R
Ck
Q0 Q1 Q2 Q3
K
----
Q1
K
R
1
2
3
Ck
4
Q0
R
5
6
7
8
9
K R
10
11
12
MODELO VHDL – CONTADOR – ARQUITECTURA LIBRARY ieee ; USE ieee.std_logic_1164.all ; USE ieee.std_logic_unsigned.all ; ENTITY upcount IS PORT ( Clock, Resetn, E : IN STD_LOGIC ; Q : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ) ; END upcount ; ARCHITECTURE Behavior OF upcount IS SIGNAL Count : STD_LOGIC_VECTOR (3 DOWNTO 0) ; BEGIN PROCESS ( Clock, Resetn ) BEGIN IF Resetn = ´0´ THEN Count