DISEÑO EXACTO de FILTROS de CAPACIDADES CONMUTADAS con REDUCIDO NÚMERO DE AMPLIFICADORES OPERACIONALES JOSÉ LUIS CEBALLOS, ANTONIO ADRIAN QUIJANO (DIRECTOR) [email protected]

CeTAD (Centro de Técnicas Analógico Digitales), UNLP (Universidad Nacional de La Plata), Calle 48 y 116, Facultad de Ingeniería, Departamento de Electrotecnia, La Plata (1900), Bs. As., Argentina Tel: +54 221 4227628 Fax: +54 221 4250804

Abstract: This paper presents a technique to reduce the number of OPAMPs in an SC filter. The main idea is the use of time multiplexing of the amplifiers. The analysis was developed for a low pass filter (100 Hz), but it can be extended to other configurations by means of known transformations. Based in the bilineal transformation the continuous characteristics of the origin filter were preserved in the sampled data domain. This work also gives an example of design. Only simulation results are presented.

DISEÑO EXACTO de FILTROS de CAPACIDADES CONMUTADAS con REDUCIDO NÚMERO DE AMPLIFICADORES OPERACIONALES JOSÉ LUIS CEBALLOS, ANTONIO ADRIAN QUIJANO (DIRECTOR) n este artículo se tratará el diseño de filtros de capacidades conmutadas usando un nuevo tipo de implementación, la que proporciona una reducción del número de amplificadores operacionales (OPAMPs) usados para la síntesis de una dada transferencia. Se desarrolla el análisis para un filtro pasa-bajos, aunque el mismo puede ser extendido a diferentes configuraciones haciendo uso de conocidas transformaciones. En la bibliografía existente se pueden encontrar circuitos que traten este tema, pero los mismos hacen uso de varias fases de reloj, o bien se basan en la transformación LDI, la cual presenta errores en la síntesis de inductancias, que pueden ser estimados. A continuación se presenta el desarrollo usando estructuras insensibles a capacidades parásitas, además de que a fin de evitar los anteriores problemas se hará uso de la conocida transformación bilineal; con este tipo de transformación se preservan las características en frecuencia del filtro analógico prototipo que da origen al sistema de datos muestreados.

E

formada Z y la transformada de Laplace. Algunas de sus características son: • • •

Es un ¨mapping¨ que conserva la estabilidad. El eje jω se corresponde con en el círculo unitario. Preserva las formas tanto en la banda de paso como en la de rechazo.

II-DISEÑO Para mayor claridad en la explicación, se desarrollará un ejemplo haciendo uso de un filtro pasabajos elíptico de orden 3; este desarrollo puede ser extendido a filtros de orden mayor. Luego veremos que esta misma configuración será usada para la síntesis de un filtro de Chebyshev del mismo orden sin cambio circuital alguno. El prototipo del cual partimos es el de la Figura 1, donde se puede ver una red pasiva con doble terminación, gozando entonces de baja sensibilidad frente a variaciones de componentes en la banda de paso.

I-INTRODUCCIÓN Como se ha mencionado, se hará uso de la transformación bilineal dada en la ecuación (1) 2 z −1 s= (1) T z +1 Donde s es la frecuencia compleja y T es el período de muestreo. Como se observa es una relación entre la trans-

Figura 1: Filtro pasabajos prototipo

A fin de comenzar el análisis descompondremos la capacidad C2 en dos capacidades como sigue:

C 2´≡ C 2 + CL 2 (2_a) −T 2 (2_b) − CL 2 = 4 L2 Teniendo como base lo anterior el circuito queda (Figura 2):

(3_c)

Figura 2: Circuito mostrando la descomposición de capacidades

El capacitor C2´ introduce un cero de transmisión; a continuación lo descompondremos en fuentes de tensión dependientes. Como primer paso agruparemos la conexión paralelo de los elementos L2 y –CL2 en un bloque que llamaremos A, y por el cual circulará una corriente I2, como muestra la Figura 3_a. La corriente I1B que circula por C2´, vista desde el nodo 1, puede ser representada como se muestra en la figura 3_b. Operando obtenemos las Figuras 3_c y 3_d. El razonamiento aplicado se puede repetir pero mirando desde el nodo 3, con lo que el circuito equivalente al de la Figura 2 es el mostrado en la Figura 4. Aunque parece engorroso, este razonamiento nos lleva a simplificar la síntesis para usar solo bloques integradores.

(3_d) Figura 3: Descomposición del cero impuesto por C2´, vista desde el lado del nodo 1

Figura 4: Circuito equivalente al de la Fig. 2, usando fuentes controladas de tensión.

En base al circuito anterior (Fig. 4), podemos plantear las ecuaciones de estado del mismo, obteniendo: −V1 =

−1 Vin − V 1  + s V 3 C 2´− I 2  s (C 1 + C 2´)  Rs 

( ) 

1 − s T 2 − I 2 = (V 1 − V 3)   s L2  V3 =

(3_a)

2

 

(3_b)

−1 V3   − I2 + − s C 2´ V 1 = Vout  s (C 3 + C 2´)  RL 

(3_a)

(3_c)

(3_b)

Teniendo como base a las ecuaciones (3), podemos ahora plantear un diagrama en bloques que las represente, haciendo uso de integradores, sumadores y lazos de realimentación, como bloques básicos de la construcción. El esquema resultante es el de la Figura 5.

Figura 6: Variación de Vin

Figura 5: Diagrama en bloques que representa al filtro

El siguiente paso hacia la implementación es convertir el diagrama anterior en un sistema de datos muestreados; a tal fin haremos uso de la transformada Z y de la transformación bilineal para cada una de las partes constitutivas del antes mencionado esquema. a) Realización de 1/Rs (entrada) La carga que fluye por Rs se puede expresar como Vin Qin(t ) = ∫ Iin dt = ∫ dt Rs Vin( s ) 1 ∴ Qin( s ) = (4) Rs s Aplicando la transformación bilineal, Vin( z ) 2 z + 1 ∴ Qin( z ) = (5) Rs T z − 1 Reordenando para formar una ecuación en diferencias y recordando la aproximación de capacidades conmutadas (R≅T/C), tenemos Cs qin(tn) − qin(tn − 1) = [vin(tn ) − vin(tn − 1)] 2 (6) Antes de continuar haremos una importante consideración: Vin proviene de un circuito de ¨sample and hold¨ (S&H), el cual cambia con φ1 alto, como lo muestra la Figura 6.

Un circuito que realice la ecuación (6) es el mostrado en la Figura 7. En el mismo podemos ver: • La carga de la capacidad Cs/2 se transfiere solo en φ2 a causa de la llave conectada en serie antes de la tierra virtual; esto se hace a fin de que no fluya carga cuando cambia Vin (en φ1 alto). Esta capacidad contribuye con una carga ∆Q1. • La carga deliberada por Cs es ∆Q2. El proceso de muestreo con inversión de fases en las llaves, hace que la carga transferida sea negativa. En base a las consideraciones anteriores tenemos ∆Q1 Cs = (1 − z −1 ) (7_a) Vin 2 ∆Q 2 = −Cs (7_b) Vin − Cs ∆Q = ∆Q1 + ∆Q 2 = [vin (tn ) + vin (tn − 1)] 2 (7_c) Se puede observar que es como si hubiésemos muestreado (–Vin), por lo que Vout también presentará una inversión de fase de 180°.

Figura 7: Realización de 1/Rs en la entrada.

b) Realización de los lazos de realimentación 1/Rs y 1/RL A fin de realizar estos lazos usaremos el circuito de la Figura 8, donde se ha puesto a modo de ejemplo la síntesis de 1/Rs (la de 1/RL es totalmente similar). A fin de explicar el funcionamiento de este circuito podemos decir: • La transferencia de Cs es la de un capacitor no conmutado. ∆Q (8_a) = − Cs 2 (1 − z −1 ) V • La transferencia de –Cs/2 es la de un capacitor conmutado en forma inversora. Esta capacidad puede ser absorbida por la capacidad integradora del primer bloque integrador. ∆Q (8_b) = Cs V La transferencia total es otra forma de realizar la transformación bilineal y está dada por la ecuación (8_c) ∆Q Cs (8_c) = 2 (1 + z −1 ) V

Por lo que aplicando transformada Z y transformación bilineal a las ecuaciones (9) y (10) tenemos 4 CL 2 z Q( z ) (11) =− (V 1( z ) − V 3( z )) ( z − 1) 2 y como la carga incremental en el dominio Z es (12) ∆Q( z ) = Q ( z ) (1 − z −1 ) tenemos, combinando las ecuaciones anteriores 4 CL 2 z -1 ∆Q =− (V 1 − V 3) 1 − z -1 (13) 4 CL 2 2 C = (−C z -1/2 )(C z -1/2 ) 1 − z -1 En (13), C es una capacidad arbitraria que por lo general se toma como la mínima disponible para una dada tecnología. La transferencia (13) incluye 2 términos con retardos en z de valor (–1/2), estos son a fin de completar un retardo total unitario. Para sintetizar esta transferencia podríamos hacer uso del circuito mostrado en la Figura 9_a, el cual, luego de simplificar agrupando llaves comunes, queda como el de la Figura 9_b. Como veremos en el circuito final, -V1 y V3 cambian en φ2 alto, mientras que –I2 cambia en φ1 alto, lo que habilita la realización de las transferencias antes mencionadas.

Figura 8: Realización de lazo 1/Rs

c) Realización de la transferencia del bloque central Debemos ahora realizar la transferencia del integrador central, la cual es: 1 − s T 2  − I2 2  (9) = −  s L2  (V 1 − V 3)   La carga con la que contribuye este bloque integrador es − I 2(s) (10) Q( s ) = s

(9_a)

( )

(9_b) Figura 9: Realización con capacidades conmutadas del bloque central.

que se han deducido, se presenta en la Figura 10_a; en la Figura 10_b se presenta el circuito simplificado (eliminación de llaves redundantes).

III-CIRCUITO TOTAL (CONVENCIONAL)

El circuito que contempla toda la construcción, usando las implementaciones

(10_a)

(10_b) Figura 10: Circuito total convencional (las llaves en serie con los capacitores C2´ no afectan el funcionamiento y serán útiles en la nueva implementación).

IV-NUEVAS APROXIMACIONES A fin de poder usar una menor cantidad de amplificadores operacionales, se hará uso de la multiplexación temporal de los que se usen; esto trae aparejado mayores consideraciones en el diseño de tales dispositivos, dado que estos deberán presentar un Slew-Rate mayor que en el caso del diseño convencional; estas consideraciones se darán mas adelante, pero desde ya se puede comentar que quizás la manera más conveniente de definir a estos amplificadores sea usando en los mismos técnicas de polarización dinámica, a fin de reducir el consumo de potencia estática, pero teniendo posibilidad de cargar las capacidades puestas en juego en tiempos tolerables para la frecuencia de operación. En consideración a esta última podemos decir que a causa del uso de la transformación bilineal, los requerimientos de frecuencia de reloj se ven relajados, y los únicos inconvenientes para el uso de relojes de muy baja frecuencia son los impuestos por los filtros de antialias y de suavizado. Pasando ahora a la nueva implementación que nos permita la multiplexación temporal antes dicha, debemos observar las salidas de los integradores de la Figura 10_b; en la misma vemos que tanto las entradas como las salidas de los integradores 1 y 3 cambian en φ2, mientras que para el integrador 2 la salida cambia en φ2 y la entrada en φ1. Esta es la clave para el desarrollo del circuito que sigue, y la idea es preguntarnos ¿se puede obtener una capacidad conmutada con transferencia (+C z -1/2 ) y que a su vez tenga como entrada una llave comandada en φ1 y como salida una llave comandada en φ2, con el fin de no alterar el resto del circuito? La respuesta es sí; el circuito que cumple esto es una adaptación del de la [Ref. 1] y está representado esquemáticamente en la Figura 11.

Figura 11: Capacitor conmutado para la nueva implementación.

Este circuito presenta además la ventaja de ser totalmente insensible a capacidades parásitas, cosa que no ocurriría sí en lugar del mismo hubiésemos puesto un S&H (llaveado en φ1) a la salida del integrador 2; esta última es una opción que reduce complejidad, pero tiene en contra la introducción de errores a causa de las capacidades parásitas, aunque esto puede ser subsanado aumentando el valor de las capacidades adyacentes a estos nodos suceptibles, pero, la nueva dificultad es el incremento de área gastada en el circuito. Usando esta nueva concepción es que se plantea el circuito de la Figura 12, donde ya se han simplificado las llaves redundantes a fin de reducir complejidad del circuito final. Un punto que había quedado pendiente (y que también puede verse en la Figura 10_b) es la inclusión de llaves conmutadas en φ2, en serie con los lazos continuos (con capacidad C2 ´); esto no afecta al funcionamiento del circuito, dado que las realimentaciones que se producen por estos lazos se tornan efectivas en esa misma fase de reloj, además de que por otro lado ayudarán a la simplificación que viene a continuación para la obtención del circuito final. En la Figura 13 se presenta el circuito con multiplexación de amplificadores operacionales; en el mismo se han multiplexado los integradores 2 y 3, dado que los mismos tienen entradas y salidas con distintas fases de reloj. En la figura se pueden ver también 2 condensadores (Cu), los cuales están para asegurar realimentación en las zonas muertas entre fases (cuando es activa alguna fase sólo agregan carga a la salida y a la entrada del amplificador multiplexado).

Figura 12: Circuito con capacitores llaveados inversamente en la nueva forma.

Figura 13: Circuito con capacitores llaveados inversamente en la nueva forma y con multiplexación de amplificadores (llaves redundantes eliminadas).

EJEMPLO DE DISEÑO Se diseñará un filtro pasabajos con la aproximación de Tchebisev a modo de ejemplo de uso de la técnica antes expuesta. El filtro cumplirá con las siguientes especificaciones: • Orden del filtro: 3 • Ripple en banda de paso: 0.01 dB • Banda de paso: 100 Hz. (fsc) • Frec. de muestreo (reloj): 6.4 KHz. (fck=1/T) Los coeficientes de este filtro pueden obtenerse de tablas [Refs. 2,3] o pueden ser calculados [Ref. 3]. Este filtro corresponde a la topología mostrada en la Figura 1, con C2=0. Los valores correspondientes (normalizados para una frecuencia de 1 rad/seg y RS´=RL´=1Ω) son (los valores primados corresponden a valores normalizados): • RS´=RL´=1Ω • C1´=C3 ´=0.62917991 • L2 ´=0.970282455 A continuación debemos cancelar el efecto de la no linealidad existente entre la frecuencia continua (la original de diseño del filtro) y la frecuencia que se obtiene con el mapeo usado [Ref. 4]. Esta operación es conocida, en la literatura sobre el tema como ¨PREWARPING¨. 2  ωsc T  ωsc´= tan  T  2  Acto seguido se procede a la desnormalización de los valores de los elementos del filtro, en base a:  Z0  L = L´ L0 = L´    ωsc´   1  C = C´ C0 = C´    Z 0 ωsc´  R = R´ Z0 Siendo Z0 una impedancia arbitraria de desnormalización. Si elegimos C0=1 (para simplificar los cálculos), tenemos: 1 1 C 0 = 1; Z 0 = ; L0 = ωsc´ (ωsc´)2

Por lo que ahora resultan los siguientes valores: • C1=C3= 0.62917991 • L2= 2.5289615614 e-6 • RS=RL= 1.5902709082 e-3 El paso siguiente es el cálculo de los capacitores del FCC: T2 C = CL 2 = = 2.4873657725 e-003 4L 2 T CS = = CL = 9.8253699539 e-002 RS CS = 4.9126849769 e-002 2 C 2´= C 2 + CL 2 = CL 2 (C 2 = 0 ) CS CA = C 1 + C 2´− = 5.82540426 e-001 2 CC = CA CB =

(C 1 = C 3; CS = CL) 2

C C = = 6.2184144314 e-004 4 CL 2 4

Estos valores pueden ser luego escalados a fin de maximizar el rango dinámico y minimizar el área de silicio consumida: • Del análisis de la red continua (Fig. 1), los valores máximos de V1, V3 e IL2 son respectivamente: 0.7653, 0.5 y 394, y son obtenidos con una simulación de AC, cerca de la banda de paso del filtro. Transformando el valor de corriente por el inductor a tensión, es decir, multiplicando por la resistencia aproximada R=T/C, obtenemos V2 máximo aproximadamente igual a 25. Acto seguido, con ayuda de la Fig. 10, multiplicamos todos los valores de capacidad hasta ahora obtenidos por los valores pico recién calculados (esto se hace para cada ¨set¨ de capacitores que estén conectados a la salida de un OPAMP). Esto se denomina escalado para maximizar rango dinámico (hemos asumido un pico común de 1V). • Acto seguido, escalamos para minimizar la capacidad total del CHIP.

Esto se hace multiplicando cada ¨set¨ de capacitores conectados a la entrada de un OPAMP por la mínima capacidad realizable en la tec-

nología (elección en este caso de 0.1pF), y dividiéndolos a su vez por la mínima capacidad de cada conjunto.

Figura 14: Respuesta al escalón

RESULTADOS, CONCLUSIONES Y TRABAJO FUTURO El nuevo circuito ha sido simulado, reemplazando a los OPAMPS por fuentes ideales controladas, y siendo las llaves realizadas con MOSFETS en los que no se tienen en cuenta las capacidades parásitas de drenador y fuente, obteniéndose excelentes resultados. Simulando con mayor realidad, ha sido observado que con relojes que presenten tiempos de subida y bajada cortos, y transistores modelizados completamente, existen problemas de inyección de carga, por lo que los mencionados tiempos deben ser más relajados que en el circuito convencional; caso contrario, las transferencias sufren un escalado en amplitud. En la Figura 14 se observa la salida del filtro (desafectada de su ¨offset¨ de continua) y comparada con la respuesta real (multiplicada por 2) de su equivalente continuo, frente a un escalón a su entrada. Los resultados concuerdan también perfectamente con

su contraparte convencional (Figura 10). Un trabajo futuro es el de calcular exactamente los valores que insensibilizan al circuito a los efectos antes mencionados, con un estudio pormenorizado de sus causas y efectos, además del diseño ya a nivel LAYOUT, para proceder a la fabricación

REFERENCIAS [1]

K. R. Laker, P. E. Fleischer & A. Ganesan, ¨Parasitic Insensitive, Biphase Switched Capacitor Filters Realized with one Operational Amplifier Per Pole Pair¨; MOS SWITCHED CAPACITOR FILTERS: ANALYSIS AND DESIGN, IEEE Press, 1984.

[2]

D. Christiansen, ELECTRONICS HANDBOOK, McGraw Hill, 1996.

[3]

Wai-Kai Chen, THE CIRCUITS AND FILTERS HANDBOOK, IEEE Press, 1995.

[4]

R. Gregorian & G. Temes, ANALOG MOS INTEGRATED CIRCUITS FOR SIGNAL PROCESSING, John Wiley & Sons, 1986.

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