Consumo de Potencia en CMOS Optimizaci´ on b´ asica Ejemplo: Inversor b´ asico

Consumo de Potencia en CMOS Lecci´ on 04.3 Ing. Jorge Castro-God´ınez Escuela de Ingenier´ıa Electr´ onica Instituto Tecnol´ ogico de Costa Rica

II Semestre 2013

Jorge Castro-God´ınez

Consumo de Potencia en CMOS

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Consumo de Potencia en CMOS Optimizaci´ on b´ asica Ejemplo: Inversor b´ asico

Contenido

1

Consumo de Potencia en CMOS Conmutaci´on Fuga Corto Circuito

2

Optimizaci´on b´asica

3

Ejemplo: Inversor b´asico

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Consumo de Potencia en CMOS

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Conmutaci´ on Fuga Corto Circuito

Convergencia hacia CMOS

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Conmutaci´ on Fuga Corto Circuito

CMOS en CI

El Si ha sido, y seguir´a siendo, la tecnolog´ıa por excelencia en semiconductores (ITRS: International Technology Roadmap for Semiconductors) L´ımite te´orico longitud de la compuerta: 1,5 nm. Retardo de la compuerta determina la velocidad fundamental de la l´ogica. L´ımite te´ orico: 0,04 ps 1,8 billones de transistores por cm2 : l´ımite para la densidad de transistores que se pueden colocar en un chip.

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Conmutaci´ on Fuga Corto Circuito

Consumo de Potencia en CMOS Consumo de potencia en una compuerta CMOS: P = PSW + PSC + PLK PSW : Potencia din´amica (Dynamic Power/ Switching Power). PSC : Potencia de corto circuito (Short Cut Power). PLK : Potencia de fuga (Leakage Power). En tecnolog´ıas muy antiguas (0.25 µm y m´as), PLK era marginal con respecto PSW . En tecnolog´ıas sub-micron el consumo por PLK es cr´ıtico. La potencia debido a la corriente de fuga tuvo efecto entre un 5 % y un 10 % del total de consumo de potencia en 180 nm y creci´o a 35 % a 50 % para 90 nm. Jorge Castro-God´ınez

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Conmutaci´ on Fuga Corto Circuito

Consumo de Potencia Debido a Conmutaci´on

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Consumo de Potencia en CMOS

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Conmutaci´ on Fuga Corto Circuito

Consumo de Potencia Debido a Conmutaci´on

(2)

Consumo de potencia din´amica: 2 PSW = 0, 5VDD fCLK CL ESW

fCLK : Frecuencia del reloj. CL : Capacitancia de carga en la salida. ESW : Factor de actividad de conmutaci´ on. ESW representa la probabilidad que el nodo de salida haga la transici´on a cada ciclo de reloj. Modela el hecho que en general la conmutaci´on no necesariamente sucede a la frecuencia del reloj. ESW : actividad de conmutaci´ on de la compuerta.

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Conmutaci´ on Fuga Corto Circuito

Consumo de Potencia Debido a Corriente de Fuga

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Consumo de Potencia en CMOS

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Conmutaci´ on Fuga Corto Circuito

Consumo de Potencia Debido a Corriente de Fuga

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Consumo de Potencia en CMOS

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Conmutaci´ on Fuga Corto Circuito

Consumo de Potencia Debido a Conmutaci´on

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Consumo de potencia debido a la corriente de fuga: PLK = IL VDD Donde: VDD : Tensi´ on de fuente. IL : Corriente de fuga.

La corriente de fuga IL tiene dos contribuidores principales: IL = Isub + Igate Donde: Isub : Corriente de umbral debido al voltaje umbral. Igate : Corriente de compuerta debido al grosor reducido del oxido de la compuerta. ´

Isub domina pero crece a una tasa de 5× por generaci´on. Igate es menos relevante pero crece mucho m´as r´apido, a una tasa de 500× por generaci´ on. Jorge Castro-God´ınez

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Conmutaci´ on Fuga Corto Circuito

Consumo de Potencia Debido a Corriente de Corto Circuito

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Optimizaci´on b´asica

(1)

Escalado del Tensi´ on de Fuente Tensi´ on de Fuente vs retardo. Compensaci´ on del retardo. Escalado de la tensi´ on de umbral. Escalado de la tensi´ on en funci´ on de la arquitectura.

No solo escalado de la fuente de voltaje. Optimizaci´on de la capacitancia de conmutaci´on. CEf f = CL × ESW .

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Optimizaci´on b´asica

(2)

Hist´oricamente el enfoque m´as empleado para reducir PSW ha sido la reducci´on de la tensi´ on en la fuente VDD (escalado de voltaje de fuente). Una reducci´on de consumo de potencia considerable puede ser alcanzada debido a la dependencia cuadr´atica de VDD en PSW . 2 PSW = 0, 5VDD fCLK CL ESW

Escalado del voltaje en la fuente. Aplicable a diferentes etapas del dise˜ no. Afecta la velocidad del circuito.

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Optimizaci´on b´asica

(3)

Usando una aproximaci´ on de primer orden, el retardo de una compuerta CMOS est´a dado por: Td =

CL VDD CL VDD = 0 I k (W/L)(VDD − VT H )2

Donde k 0 depende de la tecnolog´ıa, W y L son el ancho y el largo del canal de los transistores CMOS. Para tecnolog´ıas sub-micron la relaci´ on de inversa proporcionalidad entre el voltaje de fuente y retardo es a´ un v´alida. Es deseable operar a la velocidad m´as baja debido a que permite el escalado mayor de VDD . Jorge Castro-God´ınez

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Tensi´on en la fuente vs. retardo de compuerta

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Optimizaci´on b´asica

(4)

Escalado de la tensi´ on de umbral. Reducir tensi´on de umbral permite escalar el voltaje en la fuente para reducir PSW sin p´erdida en velocidad. Ejemplo: Circuito A: VDD = 1, 5V, VT H = 1V. Circuito B: VDD = 0, 9V, VT H = 0, 5V

¿Cu´al es el rendimiento de ambos circuitos?

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Compensaci´on del retardo en el circuito Td se incrementa cuando VDD se acerca al valor de VT H

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Potencia est´atica

Potencia (nW)

Tecnolog´ıa (nm) 90 65 45 32

PE−L (nW) 3.6439 7.9195 17.5641 86.3718

PE−H (nW) 3.6193 7.5436 17.320 78.758

90 80 70 60 50 40 30 20 10 0

32nm 45nm 65nm 90nm

PE−L

PE−H Transiciones

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Potencia est´atica promedio

Potencia (nW)

Tecnolog´ıa (nm) 90 65 45 32

PE promedio (nW) 3.6316 7.7316 17.442 82.565

90 80 70 60 50 40 30 20 10 0

32nm 45nm 65nm 90nm

PE promedio

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Potencia corto circuito

Potencia (nW)

Tecnolog´ıa (nm) 90 65 45 32

PSC−LH (nW) 455 425 396 413

PSC−HL (nW) 737 395 289 263

750 700 650 600 550 500 450 400 350 300 250

32nm 45nm 65nm 90nm

PSC−HL

PSC−LH Transiciones

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Potencia corto circuito promedio Tecnolog´ıa (nm) 90 65 45 32

PSC (nW) 596 410 342 338

600

32nm 45nm 65nm 90nm

Potencia (nW)

550 500 450 400 350 300 PSC promedio

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Potencia din´amica Tecnolog´ıa (nm) 90 65 45 32

PD−HL (nW) -350 -350 -370 -490

PD−LH (µW) 73,0 83,0 88,0 92,6

48

32nm 45nm 65nm 90nm

46 Potencia (µW)

PD (µW) 37 42 44 46

44 42 40 38 36 34 PD promedio

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Potencia total Tecnolog´ıa (nm) 90 65 45 32

PT −HL (nW) 110,0 79,0 47,0 7,7

PT −LH (µW) 74,0 83,6 88,1 92,6

48

32nm 45nm 65nm 90nm

46 Potencia (µW)

PT (µW) 37 42 44 46

44 42 40 38 36 34 PT promedio

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Dark Silicon

Las capacidades computacionales crecieron en 2, 8× por generaci´on de proceso. Utilization wall limita a 1, 4× el uso de sus capacidades/beneficios Grandes porciones de silicion que se mantienen operando por debajo de su m´aximo rendimiento dark, de qu´ı el t´ermino de dark silicon

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Referencias Bibliogr´aficas I

A. Sedra, K. Smith. Circuitos Microelectr´ onicos. McGraw-Hill, 5ta edici´ on, 2006.

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