DISEÑO Y SIMULACIÓN DE UN AMPLIFICADOR OPERACIONAL DE MILLER ORIENTADO A BAJO RUIDO Y BAJO OFFSET Romero, Eduardo (1); Peretti, Gabriela (1); Marqués, Carlos (2) (1) Grupo de Investigación y Servicios en Electrónica y Control - Facultad Regional Villa María Universidad Tecnológica Nacional Av. Universidad 450 - CP 5900 – Villa María – Córdoba – Argentina email: [email protected] (2) Grupo de Desarrollo Electrónico e Instrumental-Facultad de Matemática, Astronomía y Física Universidad Nacional de Córdoba Medina Allende y Haya de Torre - CP 5000 Ciudad Universitaria – Córdoba – Argentina email: [email protected]

INTRODUCCIÓN Una de las topologías más utilizadas para la implementación de amplificadores operacionales CMOS es la de dos etapas, compuesta por un diferencial de entrada y un inversor de salida. Usualmente se emplea un capacitor de Miller para efectuar la compensación en frecuencia, razón por la que el circuito es referido como operacional de Miller. El mismo presenta, cuando es adecuadamente diseñado, un desempeño similar a topologías más modernas. Adicionalmente puede utilizarse para manejar cargas resistivas mediante el agregado de una etapa buffer de salida[1]. Se aborda en este trabajo el desarrollo y simulación de un amplificador operacional de Miller, con especial atención a los aspectos de diseño que minimizan el ruido y la tensión de offset del amplificador, en función de futuras aplicaciones en instrumentación. Se adopta para el desarrollo la tecnología CNM25 del Centro Nacional de Microelectrónica (CNM) de España.

METODOLOGÍA Se propone la arquitectura clásica del amplificador de dos etapas que se muestra en la fig. 1. Los transistores M1 a M5 constituyen el amplificador diferencial de entrada mientras M6 y M7 conforman el inversor de salida. La compensación en frecuencia se logra mediante M8 y Cc. M9, M10 y M11 establecen la polarización de M5 y M7. Debido a que el ruido del amplificador es dominado por el ruido 1/f (flicker), se adopta una etapa de entrada PMOS por presentar menos ruido 1/f que los NMOS [2], lo que penaliza otras características, entre ellas a la ganancia. En [3], se analiza separadamente el ruido 1/f y el ruido blanco, proponiendo lineamientos generales para la minimización de los mismos. La estrategia para la reducción del ruido 1/f consiste en disminuir la contribución de las cargas activas del diferencial de entrada, la que se logra adoptando longitudes de canal grandes para M3 y M4 respecto de las longitudes de M1 y M2. En el presente trabajo se establece: L3 = L4 = 2L1 Con esta condición el ruido 1/f del amplificador queda dominado esencialmente por la contribución del par diferencial (M1 y M2). Dado que el ruido de un transistor depende en forma inversa de su área, dicha contribución puede ser reducida adicionalmente mediante un dimensionamiento adecuado.

El método para la reducción del ruido blanco es similar al citado anteriormente (minimización de las contribuciones de las cargas activas), y se implementa disminuyendo las transconductancias de M3 y M4 frente a las de M1 y M2. Para ello se proponen las relaciones de aspecto de M1 y M2 mayores a las de M3 y M4. En este trabajo se adopta (W/L)1 = 3.(W/L)3 VDD

M9

M7 M5

M8

Cc

Vout

M10

Vin +

CL

M1

M2 0

M6

M11 M3

M4

VSS

Fig. 1: Diagrama del amplificador

Para disminuir el offset sistemático, se debe lograr que la tensión de drenador de M4 sea la necesaria para que la corriente de M6 sea igual a la de M7 bajo condiciones de entrada a cero. Para ello se establece, según lo propuesto en [2] (W/L)3 /(W/L)6 = (W/L)4/(W/L)6 = 0.5 (W/L)5/(W/L)7 Asimismo las longitudes de M3, M4 y M6 son iguales, con la finalidad de que las relaciones anteriores se mantengan a pesar de variaciones inducidas por el proceso en las longitudes de canal de los transistores. De acuerdo a lo establecido en [4], el offset aleatorio se reduce incrementando las transconductancias de los dispositivos de entrada. Para ello se toman tensiones efectivas compuerta-surtidor bajas para los transistores M1 y M2. Asimismo, y con idéntico propósito (reducir offset), se implementan M5,M6 y M7 como la conexión en paralelo de transistores con W más pequeño. La tabla 1 resume los parámetros geométricos y las corrientes de polarización del amplificador diseñado. Dispositivo W/L (µ µm/µ µm) Corriente (µ µA) M1 y M2 98/6 10 M3 y M4 65.25/12 10 M5 4 x 25.5/6 20 M6 4 x 65.25/12 50 M7 8 x 25.5 50

Dispositivo W/L (µ µm/µ µm) Corriente (µ µA) M8 9.5/6 M9 25.5/6 5 M10 5/6 5 M11 9.75/6 5

Tabla 1: Parámetros geométricos y corrientes de polarización. Alimentación ±2,5 voltios

RESULTADOS Los resultados que se presentan se obtienen mediante simulación SPICE utilizando los modelos de los transistores provistos por el CNM. Se utilizan los circuitos de prueba propuestos en [5] para la caracterización de amplificadores operacionales. En la fig. 2 se muestra la respuesta en frecuencia (magnitud y fase) de la ganancia en modo diferencial. Se obtiene una ganancia en DC de 84dB con un producto ganancia ancho de banda (GBW) de 1.3MHz con una carga de 10pF. El lazo de compensación en frecuencia presenta un desempeño adecuado brindando un margen de fase de 56 grados. La relación de rechazo de modo común es de 88 dB a frecuencias bajas. La magnitud de dicha relación en función de la frecuencia se muestra en la fig. 3. En cuanto al rango dinámico de salida, las simulaciones (fig. 4) demuestran que el mismo es de 4.86 voltios. La respuesta en gran señal se caracteriza mediante la medición de la velocidad de crecimiento (SR) y del tiempo del establecimiento (Ts) al 1%. Para una carga capacitiva pura de 2pF se obtuvieron una SR de 1.6v/µs y un Ts de 382ns, mientras que para 10pF los valores de SR y Ts fueron de 1.34 v/µs y 925 ns respectivamente. En la fig. 5 se muestra la respuesta del amplificador bajo las condiciones de carga propuestas. El voltaje de ruido de entrada equivalente (nV/• Hz) puede verse en la figura 6. Las contribuciones de los transistores M1 y M3 al ruido térmico de salida (fig.7) y al ruido 1/f (fig. 8) cumplen con las condiciones impuestas en el diseño (contribución de las cargas menor que las del par diferencial). La tensión de offset del operacional se evalúa mediante simulación Montecarlo (fig.9), utilizando las desviaciones estadísticas del proceso brindadas por el CNM. Se obtiene un offset referido a la entrada de 34.8µvoltios bajo condición nominal con una desviación estándar (σ) de 1.15 mvoltios.

CONCLUSIONES Se presenta en este trabajo el diseño de un amplificador operacional de Miller con consideraciones de minimización de tensión de offset y de ruido, utilizando la tecnología CNM25 de 2.5 µm. Las simulaciones muestran que el amplificador presenta una tensión de offset de entrada de 34.8µvoltios con una desviación estándar de 1.15 mvoltios. En cuanto a características de ruido, se logra un voltaje de ruido de entrada equivalente de 55.44 nV/• Hz , 26.75 nV/• Hz y 24.5 nV/• Hz para 10Hz, 100 Hz y 1Khz respectivamente. Los resultados cumplen con las condiciones de diseño al mostrar que los transistores del par diferencial de entrada dominan a los de la carga en cuanto a características de ruido flicker y ruido térmico.

Se logra así un amplificador con un desempeño adecuado en características de offset y ruido sin degradación elevada en sus otros parámetros.

REFERENCIAS [1] Laker, K and Sansen, W. Design of Analog Integrated Circuits and Systems. Mc. Graw Hill. 1994. [2] Johns, D and Martín, K. Analog Integrated Circuit Design. John Wiley & Sons. 1997. [3] Gray, P and Meyer, R. “MOS Oparational Ampifier Design – A Tutorial Overview”. Analog MOS Integrated Circuits II. IEEE Press. 1989. [4]Gregorian, R and Temes, G. Analog MOS Integrated Circuits for Signal Processing. John Wiley & Sons. 1986. [5] Allen, P. and Holberg, D. CMOS Analog Circuit Design. Oxford University Press. 1987

100 Magnitud (dB) (1.3085M,-64.912m)

(19.638,84.764) 0

Fase (grados)

-200 10Hz

100Hz DB(V(N2)/V(N11))

1.0KHz 10KHz P(V(N2))- P(V(N11))-180 Frequency

(1.3085M,-124.460)

100KHz

1.0MHz

10MHz

1.0MHz

10MHz

Fig. 2: Ganancia en modo diferencial

90

80

(741.310,88.305)

60

40 10Hz

100Hz DB(V(NOINV)/V(N2))

1.0KHz

10KHz

100KHz

Frequency

Fig. 3: Relación de Rechazo de Modo Común

4.0V (-243.900m,2.4318)

3.0V 2.0V 1.0V 0V -1.0V

(245.100m,-2.4343)

-2.0V -3.0V -4.0V -400mV V(Vout)

-200mV

0V

200mV

400mV

V_V4

Fig. 4: Excursión de salida

600m (384.810n,495.092m)

(927.150n,495.075m)

CL=10pF 400m CL=2pF

200m

0 0.003us

0.200us

0.400us

0.600us

0.800us

1.000us

V(N2) Time

Fig. 5: Velocidad de crecimiento y tiempo de establecimiento 250nV

200nV

100nV (10.004,55.445n) (100.075,26.751n)

0V 1.0Hz V(INOISE)

10Hz

100Hz

1.0KHz

(4.6157K,24.503n)

10KHz

Frequency

Fig. 6: Voltaje de ruido de entrada equivalente (nV/• Hz)

100KHz

1.0MHz

2.0n

Ruido termico (M1)

Ruido termico (M3)

0 1.0Hz NRS(M1)

10Hz

100Hz

1.0KHz

10KHz

NRS(M3) Frequency

Fig. 7: Contribuciones de ruido térmico de los dispositivos M1 y M3 (Voltios2/Hz)

8.0u

Ruido 1/f (M1)

4.0u

Ruido 1/f (M3)

0 1.0Hz NFID(M1)

10Hz NFID(M3)

100Hz

1.0KHz

Frequency

Fig. 8: Contribuciones de ruido 1/f de los dispositivos M1 y M3 (Voltios2/Hz)

10KHz

P e r c e n t o f

30

20

S a m p l 10 e s

0 -6.0m

-4.0m

-2.0m

0 Max(V(N2))

2.0m

Fig. 9: Tensión de offset de entrada. σ= 1.15mvoltios

4.0m

6.0m