Ecualizador de audio con control digital Javier Campo Gonz´alez

F´elix Menc´ıas Morante

13 de enero de 2005

JT 10

´Indice general 1. Introducci´ on

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2. Subsistema digital 2.1. Pulsadores con filtro antirrebote y monoestable . . . . . . 2.1.1. Dise˜ no . . . . . . . . . . . . . . . . . . . . . . . . . 2.1.2. Medidas en el laboratorio . . . . . . . . . . . . . . 2.2. Contador de banda y montaje de uno de los displays . . . 2.2.1. Dise˜ no . . . . . . . . . . . . . . . . . . . . . . . . . 2.2.2. Medidas . . . . . . . . . . . . . . . . . . . . . . . . 2.3. Contadores de ganancia, montaje del display restante completa del subsistema digital . . . . . . . . . . . . . . . 2.3.1. Dise˜ no . . . . . . . . . . . . . . . . . . . . . . . . . 2.3.2. Medidas . . . . . . . . . . . . . . . . . . . . . . . . 2.4. Simulaci´on de la parte digital . . . . . . . . . . . . . . . . 3. Subsistema anal´ ogico 3.1. Acondicionador de se˜ nal . . . . . . 3.1.1. Dise˜ no . . . . . . . . . . . . 3.1.2. Medida . . . . . . . . . . . 3.1.3. Simulaci´on . . . . . . . . . . 3.2. Banco de filtros . . . . . . . . . . . 3.2.1. Filtro paso bajo . . . . . . . 3.2.2. Filtro paso alto . . . . . . . 3.2.3. Filtro paso banda . . . . . . 3.3. Sumador e interruptores anal´ogicos 3.3.1. Dise˜ no . . . . . . . . . . . . 3.3.2. Medidas . . . . . . . . . . . 3.4. Amplificador de potencia . . . . . . 3.4.1. Dise˜ no . . . . . . . . . . . . 3.4.2. Medidas . . . . . . . . . . . 3.5. Medidor de nivel . . . . . . . . . . 3.5.1. Dise˜ no . . . . . . . . . . . . 3.5.2. Medidas . . . . . . . . . . .

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7 7 7 8 10 10 14

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23 23 23 26 27 27 30 33 37 40 40 42 43 43 44 44 44 47

´INDICE GENERAL 4. Mejoras 4.1. Aumento del n´ umero de niveles de ganancia 4.2. Contador de banda no c´ıclico . . . . . . . . 4.3. Aumento del n´ umero de LED del medidor de 4.4. Simulaci´on . . . . . . . . . . . . . . . . . . . 4.5. Dise˜ no en placa de circuito impreso . . . . . A. Esquem´ aticos

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. . . . . . . . nivel . . . . . . . . .

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48 48 49 49 49 49 54

´Indice de cuadros 2.1. 2.2. 2.3. 2.4. 2.5. 2.6. 2.7.

Tabla Tabla Tabla Tabla Tabla Tabla Tabla

de de de de de de de

verdad verdad verdad verdad verdad verdad verdad

del contador de banda . . . . . . . del Enable de banda . . . . . . . . del enable de banda . . . . . . . . del enable de ganancia . . . . . . . de la habilitaci´on de los contadores de la se˜ nal de limitaci´on . . . . . . de los contadores . . . . . . . . . .

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3.1. 3.2. 3.3. 3.4. 3.5. 3.6. 3.7.

Medidas del adaptador de impedancia . . . . . . . . Medidas del filtro paso bajo . . . . . . . . . . . . . Medidas del filtro paso alto . . . . . . . . . . . . . Medidas del filtro paso banda . . . . . . . . . . . . C´alculos de las resistencias para el sumador . . . . Ganancias de la etapa sumadora . . . . . . . . . . . Niveles de ganancia medidos en la etapa sumadora .

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27 32 36 39 41 41 43

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´Indice de figuras 2.1. Pulsador antirrebotes con disparador de Schmidt 2.2. Circuito antirrebotes conectado al monoestable . 2.3. Diagramas de estados del contador de banda . . . 2.4. Esquema de los multiplexores 74HC153 . . . . . . 2.5. Esquema de los multiplexores 74HC157 . . . . . . 2.6. Circuito del enable de banda . . . . . . . . . . . . 2.7. Circuito del contador de banda . . . . . . . . . . 2.8. Circuito del enable de ganacia . . . . . . . . . . . 2.9. Circuito del contador de ganancia . . . . . . . . . 2.10. Forma de simular una pulsaci´on . . . . . . . . . . 2.11. Pantalla del editor de est´ımulos . . . . . . . . . . 2.12. Simulaci´on de la parte digital . . . . . . . . . . .

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8 9 10 11 11 13 15 17 19 21 21 22

3.1. Esquema circuital del adaptador de entrada . . . . . . . . . . . 3.2. Diagrama de bode del acondicionador de se˜ nal . . . . . . . . . . 3.3. Ganancia del adaptador de entrada . . . . . . . . . . . . . . . . 3.4. Simulaci´on del adaptador de se˜ nal . . . . . . . . . . . . . . . . . 3.5. Filtro paso bajo Shallen Key . . . . . . . . . . . . . . . . . . . . 3.6. Bode del filtro paso bajo te´orico . . . . . . . . . . . . . . . . . . 3.7. M´odulo y fase medidas del filtro paso bajo . . . . . . . . . . . . 3.8. Fase y m´odulo del filtro paso bajo simulado . . . . . . . . . . . 3.9. Esquema circuital del filtro paso alto . . . . . . . . . . . . . . . 3.10. Diagrama de Bode del filtro paso alto . . . . . . . . . . . . . . . 3.11. Medidas del filtro paso alto . . . . . . . . . . . . . . . . . . . . 3.12. Simulaci´on del filtro paso alto . . . . . . . . . . . . . . . . . . . 3.13. Esquema circuital del filtro paso banda . . . . . . . . . . . . . . 3.14. Diagrama de Bode del filtro paso banda . . . . . . . . . . . . . 3.15. Simulaci´on del filtro paso banda . . . . . . . . . . . . . . . . . . 3.16. Amplificador a la salida del sumador . . . . . . . . . . . . . . . 3.17. Esquema del demultiplexor 4051 . . . . . . . . . . . . . . . . . . 3.18. Esquema circuital del amplificador de potencia . . . . . . . . . . 3.19. Circuito rectificador del medidor de nivel . . . . . . . . . . . . . 3.20. Esquema circuital del circuito comparador del medidor de nivel

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24 26 28 29 29 31 33 34 34 35 36 37 38 39 40 41 42 43 45 46

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´INDICE DE FIGURAS

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4.1. Cara superior de la PCB . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 4.2. Cara inferior de la PCB . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52

Cap´ıtulo 1 Introducci´ on La elaboraci´on de esta memoria se enmarca en la asignatura Laboratorio de Circuitos Electr´onicos (LCEL), del tercer curso de grado de la E.T.S.I.Telecomunicaci´on de la Universidad Polit´ecnica de Madrid. Para este a˜ no, la practica consiste en la elaboraci´on de un ecualizador de audio de tres bandas, controlado por circuitos digitales. A lo largo de esta memoria, iremos detallando cada una de las partes de las que consta nuestro ecualizador, as´ı como los componenetes y valores que hemos utilizado. A t´ıtulo informativo, decir que dicho documento ha sido elaborado con LATEX.

Palabras clave Laboratorio de Circuitos Electr´onicos, LCEL, Ganancia variable,Control Digital, Ecualizador.

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Cap´ıtulo 2 Subsistema digital El subsistema digital abarca todos los circuitos destinados al ajuste de la ecualizaci´on as´ı como de la visualizaci´on del estado de los diferentes elementos (contador de banda y contador de ganancia). Tambi´en es el mecanismo de interacci´on con el subsistema anal´ogico, por lo que contar´a con una unidad de control que sea capaz de memorizar el valor de la ganancia asignada a las distintas bandas. La tecnolog´ıa utilizada para su desarrollo ha sido la tecnolog´ıa CMOS, siguiendo criterios de consumo y potencia (y recomendaciones en el enunciado de la pr´actica [1]). Tambi´en hemos tratado de respetar esta decisi´on y no integrar chips de otras familias para evitar problemas de incompatibilidad. En las siguientes secciones trataremos en profundidad el dise˜ no y posterior montaje de cada uno de los m´odulos integrantes de dicho sistema; as´ı como esquemas de su funcionamiento y medidas f´ısicas de sus repuestas.

2.1. 2.1.1.

Pulsadores con filtro antirrebote y monoestable Dise˜ no

En la primera semana nuestro trabajo se centra en el dise˜ no y montaje de los pulsadores antirrebotes y del monoestable. En primer lugar, abordamos el dise˜ no de los pulsadores. Debemos dise˜ nar un circuito de tal forma que al pulsar uno de los botones, se genere un pulso de reloj que aumente o disminuya la cuenta de la banda o la ganancia; dependiendo del pulsador que activemos. Para ello utilizaremos disparadores de Schmidt (74HC14), los cuales emiten un flanco cada vez que se cambia la tensi´on a su entrada. El circuito quedar´a como vemos en la figura 2.1. 7

CAP´ITULO 2. SUBSISTEMA DIGITAL

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Figura 2.1: Pulsador antirrebotes con disparador de Schmidt El valor de las resistencias y del condensador deben ser tales que la constante de tiempo de carga del condensador sea mayor que la de descarga, y esta u ´ltima suficientemente peque˜ na para tener un flanco sin rebotes y abrupto. Decidimos que nuestra constante de tiempo de carga del condensador ser´a de 1ms, y la de descarga de 0.1ms De esta forma, los c´alculos te´oricos para las resistencias son: R1 = 1, 2KΩ; R2 = 10KΩ y C = 100nF 1 . As´ı, las constantes de carga y descarga ser´an: τc = (R1 + R2 ) C = 1, 12ms τd = R1 C = 0, 12ms Tras los disparadores de Schmidt, colocaremos puertas OR, como se muestra en la figura 2.2, para que accionando el pulsador que sea, el circuito me genere el pulso de reloj que necesitamos. Tras las puertas, colocaremos un monoestable para tener controlada la anchura de pulso que posteriormente utilizaremos en los contadores de ganancia y en el circuito que se encargar´a de la cuenta de la banda. El ancho del pulso de reloj vendr´a determinado por el tiempo de retardo de las puertas que coloquemos antes de los biestables, y del tiempo de setup de los mismos; por lo que el ajuste de dicho pulso, teniendo en cuenta las especificaciones del fabricante 2 , ser´a aproximado a 1 ms. Haciendo c´alculos llegamos a los valores necesarios, Rm Cm = 10−3 s por lo que podemos conseguir el ancho de pulso con una resistencia de 100KΩ y con un condensador de 100nF .

2.1.2.

Medidas en el laboratorio

En el laboratorio tratamos de ver si el circuito de los pulsadores y los disparadores funcionaban correctamente, para lo cual alimentamos el circuito; utilizamos el osciloscopio en modo digital y estudiamos los flancos producidos por el accionamiento de los pulsadores. 1 2

Una vez adaptados a las resistencias y condensadores que se comercializan. Acudimos al cat´ alogo del fabricante,que podemos encontrar en [3]

CAP´ITULO 2. SUBSISTEMA DIGITAL

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Figura 2.2: Circuito antirrebotes conectado al monoestable Medimos la se˜ nal antes y despu´es del filtro antirrebote y observamos como son eliminados los peque˜ nos rebotes producidos al accionar el pulsador. Tambi´en observamos la se˜ nal tras el disparador, y medimos los tiempos de subida y bajada, obteniendo valores aproximados a los calculados te´oricamente: tsubida = 3ms tbajada = 0,3ms Tras medir la se˜ nal en los disparadores, situamos la sonda despu´es del monoestable y vemos el pulso producido, cuyo ancho es de 1ms, obtenido en el dise˜ no.

CAP´ITULO 2. SUBSISTEMA DIGITAL

2.2.

2.2.1.

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Contador de banda y montaje de uno de los displays Dise˜ no

En la segunda semana, el objetivo es el dise˜ no del contador de banda utilizando biestables tipo D. Seg´ un las especificaciones, debemos dise˜ nar un contador de tres bandas con l´ımite de cuenta. Primero determinamos los estados que tendremos y sus transiciones dependiendo de las se˜ nales que reciba; que en el caso de los biestables son el ENABLE y UP/DOWN. Y para implementarlo, calculamos la tabla de verdad que podemos ver en la

Figura 2.3: Diagramas de estados del contador de banda tabla 2.1. Y mediante Karnaugh sacamos las expresiones de D2 y D1 : D2 = Y2 · Y1 · EN + Y2 · Y1 · EN · U D + Y2 · Y1 · EN · U D D1 = Y2 · Y1 · EN + Y2 · Y1 · EN · U D + Y2 · Y1 · EN · U D Como simplificaci´on, a la hora de implementar el circuito, optamos por usar multiplexores de 2 entradas (como el 74HC157); y de 4 entradas (como el 74HC153); lo que permite una mejor distribuci´on de los componentes en la placa, y el consiguiente ahorro en espacio; como podemos ver en las figuras 2.4 y 2.5. Como se observa, hacemos uso de dos se˜ nales (Enable de banda y Up/Down) que todav´ıa no hemos definido. La se˜ nal Up/Down es la se˜ nal Baja Banda (activa a nivel alto), de tal forma que cuando BB no est´a activada, el contador cuenta hacia arriba; mientras cuando est´a activa, el contador cuenta hacia abajo. La otra se˜ nal (Enable de banda) es activa a nivel bajo y depender´a de las se˜ nales generadas por los disparadores; es decir, cuando pulsemos o bien Sube Banda, o bien Baja Banda, el enable se activar´a, y por consiguiente los biestables ser´an habilitados e incrementar´an la cuenta una vez llegue

CAP´ITULO 2. SUBSISTEMA DIGITAL

Figura 2.4: Esquema de los multiplexores 74HC153

Figura 2.5: Esquema de los multiplexores 74HC157

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CAP´ITULO 2. SUBSISTEMA DIGITAL Enable Up/Down Estado Q(t) E# U#/D Y2 Y1 0 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1

12 Estado Y2 0 1 1 X 0 0 0 X 0 0 1 X 0 0 1 X

Q(t+1) Y1 1 0 0 X 0 0 1 X 0 1 0 X 0 1 0 X

Biestables D(t) D2 D1 0 1 1 0 1 0 X X 0 0 0 0 0 1 X X 0 0 0 1 1 0 X X 0 0 0 1 1 0 X X

Cuadro 2.1: Tabla de verdad del contador de banda el flanco de reloj. Adem´as, como medida de seguridad, decidimos que si pulsamos a la vez tanto el bot´on de subir banda y el de bajar, no se active en enable de banda. La tabla de verdad del Enable de banda la podemos ver en la tabla 2.2. Sube Banda Baja Banda Enable Banda# 0 0 1 0 1 0 1 0 0 1 1 1 Cuadro 2.2: Tabla de verdad del Enable de banda La funci´on es En bd = SB · BB + SB · BB; la cual conocemos como NOR exclusiva. Por lo tanto, podremos resolver nuestro problema mediante la colocaci´on de una puerta XNOR. Debido a que no encontramos dicha puerta en el mercado, nos vemos obligados a redise˜ nar el circuito de Enable. Ahora bien, esta vez dise˜ namos el circuito de tal forma que al pulsar conjuntamente dos de los cuatro pulsadores, los biestables no son activados, y por lo tanto la cuenta no se ve afectada. La nueva tabla de verdad para el enable de banda la ponemos ver en la tabla 2.3; y la funci´on quedar´a como: En bd = SG · BG · SB · BB + SG · BG · SB · BB

CAP´ITULO 2. SUBSISTEMA DIGITAL

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Sube Ganancia Baja Ganancia Sube Banda Baja Banda En bd# 0 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 1 0 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 0 0 0 1 1 0 0 1 1 1 0 1 0 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 1 1 1 1 0 1 1 1 1 1 1 Cuadro 2.3: Tabla de verdad del enable de banda Y para implementar dicho circuito utilizamos una puerta OR y un multiplexor de 4 entradas (74HC153), que podemos ver en la figura 2.6.

Figura 2.6: Circuito del enable de banda Por u ´ltimo nos queda pensar en la forma que resetearemos los biestables para que cada vez que conectemos la alimentaci´on, el contador de banda se ponga a cero. Para ello dise˜ namos un circuito de reset que ira conectado a la entrada de clear de los biestables. El circuito de reset estar´a compuesto por un condensador y una resistencia y funcionar´a de tal manera que al alimentar el circuito, activemos la se˜ nal de ¸clear”durante un corto espacio de tiempo. Decidimos poner una resistencia de 100KΩ y un condensador de 2, 2nF ; con lo que tendremos una τ = 0, 22ms. Una vez dise˜ nados los biestables necesitamos visualizar el estado en que se encuentran, ya que eso nos determinar´a qu´e banda es la que est´a siendo tratada. Para ello vamos a

CAP´ITULO 2. SUBSISTEMA DIGITAL

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utilizar un visualizador de siete segmentos, en el cual observaremos en que banda nos encontramos en cada momento (como aclaraci´on determinaremos que los indicadores de nuestras bandas ser´an: ”0”para la banda inferior o graves, 1 para la del medio, y 2 para la banda superior o agudos). Para transmitir los datos al visualizador necesitamos un decodificador que reciba la informaci´on de los biestables, y se la transmita al visualizador; de tal manera que si estoy en el estado 2, pueda ver un 2. En este caso el decodificador a BCD utilizado es el 74HC4511, por lo que tendremos que intercalar resistencias de 220Ω entre sus salidas y los LED correspondientes (nosotros hemos solucionado el problema mediante el uso de un array de resistencias de dicho valor). El dise˜ no completo del contador de banda se presenta en la figura 2.7. En ella, se observa la interconexi´on entre los biestables y el decodificador a BCD. La interconexi´on entre el decodificador y el visualizador viene determinada por la indicaci´on de cada patilla. As´ı, como observamos en el esquema anterior, el decodificador tiene varias salidas nombradas con letras de la a a la g, que hay que conectar a las entradas del visualizador con el mismo nombre. Para que el visualizador funcione correctamente, debemos intercalar resistencias entre el decodificador y los LED de dicho visualizador. La tensi´on en los diodos LED debe ser de 0.6 V para que se ilumine. Si suponemos que la corriente que circula por ellos es de 20 mA y sabemos que la diferencia entre el c´atodo y el ´anodo es de 5 V, las resistencias buscadas tendr´an un valor de: R=

2.2.2.

4, 4V Vcc − Vγ = = 220Ω Ie st 20mA

Medidas

Con el dise˜ no sobre la mesa, montamos el circuito del contador y verificamos el montaje viendo que el d´ıgito mostrado por el visualizador concuerda con el valor que tendr´ıa que mostrar. Comprobamos que los biestables funcionan correctamente, incrementando y decrementando el n´ umero de banda seg´ un le indicamos; y respetando la limitaci´on de cuenta impuesta en el dise˜ no. Pero detectamos un error: cuando nos encontramos en el l´ımite superior del n´ umero de la banda (en la banda superior ”2”), si avivamos alguno de los pulsadores de ganancia, el contador se nos vuelve a la posici´on ”0”. Despu´es de ir aislando el problema mediante la prueba de los diferentes dispositivos desde la salida (visualizador) hacia la entrada (pulsadores), descubrimos que el error es causado por un fallo en el dise˜ no, ya que una de las patas del multiplexor 74HC157 que deber´ıa estar alimentada se encuentra derivada a masa. Solucionado el contratiempo continuamos con la verificaci´on y concluimos que el montaje funciona seg´ un lo previsto y calculado.

CAP´ITULO 2. SUBSISTEMA DIGITAL

Figura 2.7: Circuito del contador de banda

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CAP´ITULO 2. SUBSISTEMA DIGITAL

2.3.

2.3.1.

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Contadores de ganancia, montaje del display restante y verificaci´ on completa del subsistema digital Dise˜ no

En estas dos u ´ltimas semanas de contenido digital de la pr´actica, nuestro cometido es el dise˜ no y posterior introducci´on en el circuito general de los contadores de ganancia, as´ı como el montaje del segundo visualizador y la verificaci´on completa de toda la parte de control digital del sistema. Seg´ un especificaciones, debemos tener al menos 4 niveles de ganancia en cada banda m´as el MUTE; por lo que necesitamos contadores de tres bits (nosotros tomaremos 8 niveles de ganancia, 7 y el MUTE). Los contadores que utilizaremos ser´an los 74HC191, ya que tienen entrada s´ıncrona de up/down. El sistema va a estar compuesto por 3 contadores, que seleccionaremos con los bits del contador de banda. Esto lo realizaremos mediante un decodificador 2 a 4 (74HC139), de tal manera que al elegir una banda, se genera una se˜ nal de selecci´on activa a nivel bajo que formar´a parte del circuito de habilitaci´on de cada contador, como vemos en la figura 2.9. Tambi´en obtendremos otra se˜ nal que denominaremos como Enable de ganancia, que ser´a activa a nivel bajo, que nos determinar´a (junto con la se˜ nal de selecci´on y una se˜ nal de limitaci´on de cuenta que comentaremos posteriormente) cuando hay que activar el circuito de cuenta de ganancias y que contador debe ser el habilitado, cuya tabla de verdad podemos ver en la tabla 2.4. Como vemos, para su implementaci´on ser´a necesaria Sube Ganancia Baja Ganancia Enable Ganancia 0 0 1 0 1 0 1 0 0 1 1 0 Cuadro 2.4: Tabla de verdad del enable de ganancia una puerta NOR. Pero para evitar sobrecargar nuestro dise˜ no de circuitos integrados, y aprovechando que tambi´en usamos integrados con varias puertas OR y NOT, optamos por esta segunda opci´on, cuyo circuito podemos ver en la figura 2.8. La inclusi´on de una puerta m´as no nos afecta de forma negativa en los diagramas de tiempos. Como hemos dicho con anterioridad, la habilitaci´on de cada contador estar´a determinada por las se˜ nales citadas (selecci´on, enable de ganancia y limitaci´on); de tal manera que el contador se habilitar´a cuando

CAP´ITULO 2. SUBSISTEMA DIGITAL

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Figura 2.8: Circuito del enable de ganacia Seleccion 0 0 0 0 1 1 1 1

Enable gan 0 0 1 1 0 0 1 1

Limitacion 0 1 0 1 0 1 0 1

Habilitacion 1 0 1 1 1 1 1 1

Cuadro 2.5: Tabla de verdad de la habilitaci´on de los contadores las se˜ nales de selecci´on y enable de ganancia est´en activadas, y la se˜ nal de limitaci´on desactivada. Su tabla de verdad la podemos ver en la figura 2.5 Por tanto, vemos que la expresi´on de la se˜ nal de habilitaci´on es: Habilitacion = Seleccion + Enable ganancia + Limitacion Para implementarlo recurrimos al multiplexor de 4 entradas 74HC153. Para terminar con el dise˜ no del contador de ganancia, debemos limitar la cuenta para no tener contadores c´ıclicos. En nuestro caso utilizamos las se˜ nal de baja ganancia, y los bits que nos determinan la ganancia, de tal manera que si los bits que tenemos son 000 y la se˜ nal baja ganancia se activa, el contador se queda en el estado 000; y si los bits que tenemos son 111, el contador no cambiar´a de estado a menos que se active la se˜ nal baja ganancia, que har´a al contador decrementar la cuenta. La tabla de verdad de esta se˜ nal de limitaci´on se muestra en la tabla 2.6. As´ı, la se˜ nal de limitaci´on (activa a nivel bajo) se expresar´a de la siguiente manera: Limitacion = (BG + g2 + g1 + g0)(BG + g2 + g1 + g0) La implementaci´on de esta se˜ nal se realizar´a por medio de un decodificador 2 a 4 74HC139 y un multiplexor de 4 entradas 74HC153. Su esquema puede verse en la figura 2.9. La

CAP´ITULO 2. SUBSISTEMA DIGITAL

Baja Gan 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

18

g2 g1 g0 Limitacion 0 0 0 1 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 0 0 0 0 0 0 0 1 1 0 1 0 1 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1

Cuadro 2.6: Tabla de verdad de la se˜ nal de limitaci´on

Senaldehabilitacion 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0

U p/Down X 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Qc (t) Qb (t) Qa (t) Qc (t + 1) Qc Qb Qa Qc 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1

Cuadro 2.7: Tabla de verdad de los contadores

Qb (t + 1) Qb 0 1 1 0 0 1 1 1 0 0 0 1 1 0 0 1

Qa (t + 1) Qa 1 0 1 0 1 0 1 1 0 0 1 0 1 0 1 0

CAP´ITULO 2. SUBSISTEMA DIGITAL

Figura 2.9: Circuito del contador de ganancia

19

CAP´ITULO 2. SUBSISTEMA DIGITAL

20

tabla de verdad de los contadores est´a en la tabla 2.7. A la hora de implementarlo nos encontramos con que no existen contadores de 3 bits; por lo que utilizamos contadores de 4 bits (74HC191), prescindiendo del bit de salida m´as significativo. Tambi´en debemos notar que al principio dise˜ namos un circuito de limitaci´on para cada contador, pero al ver que era la misma se˜ nal (seleccionada por el contador de banda), optamos por hacer un u ´nico circuito de limitaci´on que afectar´ıa s´olo al contador que estuviese activo en cada momento. El esquema completo del contador de ganancia as´ı como el circuito de limitaci´on y la interconexi´on entre todos los dispositivos quedar´a de la siguiente forma: Tras haber dise˜ nado los contadores, nos queda por determinar su reseteo, es decir, que al alimentar el circuito los contadores se pongan a cero autom´aticamente. Para solucionar este problema empleamos la entrada de load(activa a nivel bajo) de los contadores: ponemos todas las entradas de carga a tierra, y conectamos la se˜ nal de reset a la entrada de load. De esta manera, al alimentar el circuito, la se˜ nal de reset vale cero, lo cual activa el load del contador, que carga los ceros de la entrada. Por u ´ltimo nos queda montar el display con el que visualizaremos el valor de la ganancia. Dicho cometido lo resolveremos de la misma forma que en el caso del contador de banda, teniendo en cuenta que en este caso tenemos tres valores (correspondientes a las tres bandas) de los que tendremos que presentar u ´nicamente uno. Para ello situaremos antes del decodificador de BCD de 7 segmentos 3 multiplexores controlados por los bits de banda, que nos dar´an en cada momento el valor de la ganancia asociado a la banda en la que nos encontramos.

2.3.2.

Medidas

Tras montar el circuito digital completo verificamos el funcionamiento viendo en primer lugar que los contadores se inicializan a cero al aplicar alimentaci´on al circuito. As´ı mismo tambi´en observamos como cambia el visualizador de las ganancias al cambiar de banda: asignamos a cada banda un nivel de ganancia igual al n´ umero que asignamos a cada banda (Banda 0 Ganancia 0, Banda 1 Ganancia 1; y Banda 2 Ganancia 2). Al alcanzar la ganancia m´axima y tratar de incrementarla el visualizador permanece sin cambiar (tal como dise˜ namos los l´ımites de cuenta), y lo mismo ocurre cuando estamos en MUTE y tratamos de decrementar el nivel de ganancia.

2.4.

Simulaci´ on de la parte digital

Para asegurarnos del funcionamiento de nuestro dise˜ no, procedemos a simular nuestro circuito digital. Al ser un circuito digital, las simulaciones que podemos hacer son bastante

CAP´ITULO 2. SUBSISTEMA DIGITAL

21

Figura 2.10: Forma de simular una pulsaci´on

Figura 2.11: Pantalla del editor de est´ımulos simples, y est´an basadas en ver que los bit de banda y de ganancia son los correctos ante determinadas pulsaciones de los diversos botones. Cierta complejidad tiene la simulaci´on de los botones. Una opci´on es la que observamos en la figura 2.10, basada en un reloj digital cuya frecuencia la definimos manualmente, junto con un interruptor que se abre en un determinado momento, teniendo como salida un buffer triestado. En paralelo al reloj digital ponemos otro interruptor puesto a alimentaci´on, de esta forma conseguimos simular 1 pulsaci´on (pulsaci´on y soltado del bot´on) para 1 solo bot´on. Es f´acil pensar que esta forma es muy primitiva y engorrosa, por lo que obtamos por la soluci´on adecuada: est´ımulos. Utilizando el PSpice Stimulus Editor 3 , creamos un archivo en el que definimos cuatro est´ımulos, uno para cada bot´on (sube banda, baja banda, sube ganancia y baja ganancia); y les asignamos valores a lo largo del tiempo entre 0 y alta impedancia. Damos estos valores pues cuando el pulsador est´a accionado, estamos poniendo el cierto a masa; y cuando no est´a pulsado, presenta alta impedancia. De esta forma, nos quedar´ıa una pantalla como queda en la figura 2.11. Tras este punto, procedemos a simular el circuito digital, como podemos ver en la figura 2.12. En ella podemos ver los estimulos sube banda, baja ganancia... Adem´as, 3

Perteneciente al paquete Orcad

CAP´ITULO 2. SUBSISTEMA DIGITAL

Figura 2.12: Simulaci´on de la parte digital vemos los valores que toman b0, b1, g0, g1 y g2; as´ı como la se˜ nal de nuestro reloj.

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Cap´ıtulo 3 Subsistema anal´ ogico El subsistema anal´ogico consta desde la entrada de m´ usica de nuestro equipo hasta la salida, integrando el adaptador de se˜ nal, los filtros necesarios para separar las tres bandas de ecualizaci´on, el sumador de se˜ nales (siendo en esta parte donde integramos la parte digital y la parte anal´ogica), la etapa de potencia y el medidor de nivel. Tambi´en haremos una menci´on especial al sistema de alimentaci´on. A continuaci´on, trataremos cada una de las partes de forma individualizada, justificando los valores y componentes que hemos empleado en la fase de dise˜ no, as´ı como las rectificaciones y observaciones que aplicamos al medir en el laboratorio.

3.1.

Acondicionador de se˜ nal

Como fuente de audio de nuestro equipo, emplearemos un discman externo alimentado a pilas, evitando de esta forma conectar a la red el´ectrica y que tengamos problemas de referencia de masa, con el consecuente ruido. Viendo las especificaciones de nuestra fuente de audio, vemos que tiene una impedancia de salida de 45Ω, y midiendo con la sonda para unas condiciones normales de volumen, obtenemos una se˜ nal en torno a los 200mV. Pero al ser una medida en abierto, cuando conectemos nuestra fuente de audio al adaptador, dicha tensi´on se dividir´a en dos si la impedancia de entrada de la etapa adaptadora coincide con la impedancia de salida del discman, y as´ı intentaremos que sea. Por tanto, estimamos que a nuestro ecualizador le llegar´a una se˜ nal de 100mV. de pico. Conocidos estos datos, procedemos a la parte de dise˜ no.

3.1.1.

Dise˜ no

Para el acondicionador de se˜ nal, seguiremos el esquema propuesto en [1], el cual podemos ver en la figura 3.1, y que incluye un amplificador de la se˜ nal recibida junto con

23

´ CAP´ITULO 3. SUBSISTEMA ANALOGICO

24

un filtro paso alto para eliminar una posible componente continua que nos pueda llegar de la fuente de audio. Puede verse como no empleamos el potenci´ometro aconsejado en el enunciado, ya que no consideramos necesario precisar tanto la ganancia del amplificador. Por tanto, los par´ametros de interes de esta etapa son la impedancia de entrada, la ganancia y la frecuencia de corte del filtro.

Figura 3.1: Esquema circuital del adaptador de entrada La impedancia de entrada es sencilla de calcular, pues aplicando el principio del cortocircuito virtual, podremos ver como dicha impedancia es el conjunto en serie de R1 y C, puesto en paralelo con R, y por tanto que: Zin =

R (R1 + 1/jwC) R + R1 + 1/jwC

y como queremos que esta impedancia sea del orden de los 45Ω, esto es, peque˜ na; podr´ıamos aproximar la f´ormula anterior diciendo que R > R50 ⇒ R49 = 10KΩ τ = CR49 = 1ms ⇒ C = 100nF Una vez calculada la potencia media de la se˜ nal, lo que necesito es un mecanismo para visualizar el nivel de la se˜ nal. Dicha tarea ser´a realizada con un circuito que me compare una tensi´on con la de la se˜ nal de salida del sumador, y vaya encendiendo los LED conforme se vayan rebasando esos umbrales. En nuestro dise˜ no, visualizaremos 6 niveles con una separaci´on entre ellos de 3dB, para que sea apreciable cada encendido de un nuevo LED. El esquema del circuito podemos verlo en la figura 3.20. Observamos que en cada caso, la comparaci´on se realiza entre la se˜ nal Vi y la tensi´on que hay en cada nodo se˜ nalado, Vx . As´ı pues, para un nodo gen´erico, la expresi´on de su tensi´on ser´a: 7−x X R1,(x+n) Vx = 5 n=17 X

(3.16) R1,n

n=1

Como queremos que la separaci´on sea apreciable, las tensiones de comparaci´on ir´an disminuyendo a raz´on de 3dB como hemos indicado anteriormente; de forma que V1 estar´a 3dB por debajo del m´aximo de la se˜ nal (V1 = 0,7V ). Si la tensi´on Vi supera el umbral V1 tendremos todos los LED encendidos. De la misma forma, el resto de tensiones valdr´an:

´ CAP´ITULO 3. SUBSISTEMA ANALOGICO

46

Figura 3.20: Esquema circuital del circuito comparador del medidor de nivel V2 V3 V4 V5 V6

= 0,500V = 0,350V = 0,250V = 0,178V = 0,125V

Con estos valores, escribimos la ecuaci´on gen´erica particularizada para cada nodo, y obtendr´e un sistema de ecuaciones cuyas resistencias ser´ıan las inc´ognitas. Despejando obtenemos el valor de las diferentes resistencias. Al aproximar dichos valores de resistencias a valores comerciales vemos que la diferencia es despreciable, por lo que no estimamos necesario recalcular las tensiones umbrales: Resistencia R11 R12 R13 R14 R15 R16 R17

Valor nominal (Ω) 58K 2,7K 2K 1,35K 944 715 1,7K

Valor comercial (Ω) 56K 2,7K 2K 1,3K 910 680 1,6K

Por u ´ltimo nos queda por determinar el valor del array de resistencia que colocamos antes de los LED. Sabemos que la tensi´on en un diodo LED debe ser de Vγ = 0,6V para

´ CAP´ITULO 3. SUBSISTEMA ANALOGICO

47

que est´e en conducci´on y por tanto se ilumine. La diferencia de tensi´on entre el c´atodo y el ´anodo es de 5V , y suponemos que por el diodo debe circular una corriente de unos 20mA, que no es ni lo suficientemente alta como para que el componente se queme, ni lo suficientemente baja como para que no se aprecie su iluminaci´on. Por tanto, el valor de las resistencias que debemos anteponer a los LED es facilmente calculable: R=

3.5.2.

4, 4V Vcc − Vγ = = 220Ω Iest 20mA

Medidas

Despu´es de haber dise˜ nado y montado el sistema completo observamos el comportamiento del mismo al variar las ganancias de las diferentes bandas. La velocidad de los LED’s es moderada y f´acilmente apreciable. As´ı mismo tambi´en es apreciable el cambio de ganancia en las bandas cuando ponemos el discman a la entrada del circuito, y recibimos la se˜ nal a trav´es de los auriculares. Cabe destacar aqu´ı, la importancia que existe entre el volumen del discman y el potenci´ometro de la etapa del amplificador de salida, pues si ambos no se ajustan bien, es muy probable que los LED del medidor de nivel se enciendan para niveles muy altos o muy bajos de se˜ nal, o incluso que la se˜ nal se distorsione en la etapa de potencia.

Cap´ıtulo 4 Mejoras En el desarrollo de la pr´actica a lo largo del curso, aunque se daban una serie de especificaciones m´ınimas que se han de cumplir, se dejaba la puerta abierta a la creatividad y a la implementaci´on de mejoras o dise˜ nos alternativos. En este cap´ıtulo, trataremos de explicar con m´as o menos detalle, los mejoras que hemos implementado en nuestro dise˜ no

4.1.

Aumento del n´ umero de niveles de ganancia

La pr´actica b´asica exig´ıa que cada banda tuviera 4 niveles de ganancia, lo cual pod´ıa realizarse con dos bits de control. Nosotros hemos ido m´as all´a y hemos implementado 8 niveles de ganancia por cada banda de audio. Esta mejora, si bien parece sencilla a priori, influye en los circuitos tanto de la parte anal´ogica como de la digital. En la parte anal´ogica, cuando llegamos a la parte del sumador, los 8 niveles de ganancia nos llevan a utilizar el integrado 74HC4051, que es un demultiplexor anal´ogico de 1 a 8, frente al recomendado: el 74HC4052 que es de 1 a 4. Adem´as, el empleo de 8 niveles de ganancia conlleva un c´alculo m´as tedioso de las resistencias de la etapa del sumador, as´ı como un aumento en su n´ umero. En el dise˜ no digital, la mejora nos obliga a modificar la l´ogica combinacional que limita la cuenta en los contadores. Las prestaciones que nos da esta mejora es el aumento de la precisi´on del nivel de ganancia que deseamos para cada banda.

48

CAP´ITULO 4. MEJORAS

4.2.

49

Contador de banda no c´ıclico

Si bien, esta novedad del dise˜ no puede enterse tambi´en como un obst´aculo al usuario final, pues si ´este desea pasar de la banda 2 a la banda 0, ha de pasar forzosamente por la banda 1; hemos preferido enterderlo como una mejora ya que supone un replanteamientos de la l´ogica del aut´omata dise˜ nado para contar la banda seleccionada.

4.3.

Aumento del n´ umero de LED del medidor de nivel

En el enunciado se nos piden 4 niveles a visualizar como n´ umero m´ınimo. En nuestro dise˜ no hemos optado por hacer un medidor con 6 niveles para que nos quedara sim´etrico y se asemejara a los medidores de nivel de los aparatos comerciales. As´ı, hemos utilizado dos LED verdes para los niveles bajos; dos amatillos para los niveles medios,y dos rojos para los niveles altos.El dise˜ no y montaje de este dispositivo viene desarrollado en el apartado de Medidor de Nivel.

4.4.

Simulaci´ on

La simulaci´on de los circuitos dise˜ nados se considera como una mejora a la pr´actica b´asica debido a su uso en los prototipos profesionales pues, tras el dise˜ no, el circuito se simula para asegurarnos que los c´alculos est´an bien realizados; evit´andonos as´ı el sobrecoste de dinero que conllevar´ıa el montar dise˜ nos err´oneos. Por este motivo, hemos optado por incluir las simulaciones a continuaci´on de la fase de dise˜ no y de medidas. De esta forma, evitamos la p´erdida de riqueza que las simulaciones aportan si las hubi´esemos puesto todas juntas en esta secci´on. Para llevar a cabo esta mejora, hemos utilizado el PSpice, integrado en el paquete de Orcad. En la parte digital, las simulaciones que hemos realizado han sido temporales, pudiendo ver la temporizaci´on de los circuitos digitales. La parte anal´ogica permite una mayor riqueza de simulaciones, por lo que hemos incluido barridos en frecuencia para ver la respuesta en frecuencia de los diversos filtros.

4.5.

Dise˜ no en placa de circuito impreso

El dise˜ no b´asica consist´ıa en montarlo sobre placa de inserci´on. Dada la poca sujecci´on y fiabilidad de los componentes sobre una placa de este tipo, nos propusimos montar nuestro dise˜ no sobre una placa de circuito impreso. Para ello, empleamos Capture CIS

CAP´ITULO 4. MEJORAS

50

para el dibujo de los esquem´aticos, y Layout Plus 1 para el enrutado de las pistas sobre la PCB. A la hora de realizar esta mejora, fuimos realizandolo por etapas, solventando los peque˜ nos problemas que nos pudieran ir surgiendo. La primera fue la copia de los esquem´aticos de nuestros circuitos, que ya ten´ıamos hechos en PSpice, al formato de Capture CIS. Despu´es, tuvimos que reindexar los nombres que ten´ıan los componentes de nuestro dise˜ no, pues algunos estaban repetidos; y eso dar´ıa problemas a la hora de realizarlo f´ısicamente en PCB. Posteriormente nos toc´o trazar adecuadamente las l´ıneas de las alimentaciones y de las masas, pues era habitual tener la misma tanto como para la parte digital como para la anal´ogica. Llegados a este punto, est´abamos en condiciones de crear el netlist para empezar a enroutar. Aqu´ı comienza la parte de trabajo con Layout Plus. Lo primero que tuvimos que hacer fue crearnos nuestros propios footprint para algunos componentes un tanto especiales, como eran los pulsadores, el potenci´ometro, los jack, displays, etc. Tras se˜ nalar el borde f´ısico de la placa, debemos de posicionar y fijar aquellos componentes que tienen que estar en un lugar concreto de la placa, y esto incluye: las patas de la PCB, los pulsadores, los displays, los LED del medidor de nivel, las bornas de alimentaci´on y, nosotros tambi´en fijamos los LED de indicaci´on de alimentaci´on correcta. Otro de los pasos que tuvimos que dar es la selecci´on de capas a usar. Si bien, estos programas est´an orientados al dise˜ no profesional de placas, las que cuentan con diversas capas conductoras incluso entre medias de la propia PCB; nosotros tuvimos que configurarlo para que solo usase la capa superior e inferior, despreciando las interiores. Tambi´en debemos de ajustar el espaciado entre componentes y el ancho de las pistas, siendo las de alimentaci´on y masa m´as gruesas que el resto. Una vez hecho esto, podemos posicionar el resto de los componentes que no son fijos. Este proceso le hace autom´aticamente el programa. Cuando tengamos todos los componentes posicionados, debemos comenzar el enrutado, que tambi´en se hace autom´aticamente, aunque conviene retocarle despu´es manualmente (o trazar manualmente primero las pistas de alimentaci´on y masa). Antes del enrutado, conviene activar la opci´on de reducir lo m´aximo posible el n´ umero de v´ıas, algo m´as que necesario cuando la PCB fabricada no tenga las v´ıas metalizadas. Despues de todo, ya solo nos queda imprimir las dos caras (una reflejada). Las im´agenes de ambas caras de la PCB las podemos ver en las figuras 4.1 para la cara superior; y 4.2. Destacar que estas im´agenes no se encuentran a tama˜ no original, por lo que no se ajustan al tama˜ no de los componenetes. Asimismo, la imagen de la cara inferior no se encuentra reflejada para una mejor comprensi´on.

1

Ambos pertenecientes al paquete Orcad Family Release 9.2 mencionado enteriormente

CAP´ITULO 4. MEJORAS

Figura 4.1: Cara superior de la PCB

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CAP´ITULO 4. MEJORAS

Figura 4.2: Cara inferior de la PCB

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Bibliograf´ıa [1] Enunciado de la pr´actica del Laboratorio de Circuitos Electr´onicos [2] Norbert R. Malik, Circuitos Electr´ onicos: An´ alisis, Dise˜ no y Simulaci´ on, PrenticeHall, 1996. [3] Manuales del fabricante obtenidos de http://www.semiconductor.philips.com

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Ap´ endice A Esquem´ aticos En las p´aginas siguientes incluimos los esquem´aticos completos de nuestro dise˜ no, as´ı como las dos caras de la PCB a tama˜ no real.

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