IMPLEMENTACIÓN DE FILTROS DIGITALES TIPO IIR Y FIR EN UN FPGA Y DISEÑO DE UNA INTERFAZ ANÁLOGA-DIGITAL PARA SU PRUEBA MEDIANTE SEÑALES ANALÓGICAS Jorge Alberto Del Carpio Salinas Miguel Angel Robles León

IMPLEMENTACIÓN DE FILTROS DIGITALES TIPO IIR Y FIR EN UN FPGA Y DISEÑO DE UNA INTERFAZ ANÁLOGA-DIGITAL PARA SU PRUEBA MEDIANTE SEÑALES ANALÓGICAS Primera edición digital

Julio, 2011 Lima - Perú

© Jorge Alberto Del Carpio Salinas Miguel Angel Robles León

PROYECTO LIBRO DIGITAL PLD 0160

Editor: Víctor López Guzmán

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PROYECTO LIBRO DIGITAL (PLD)

El proyecto libro digital propone que los apuntes de clases, las tesis y los avances en investigación (papers) de las profesoras y profesores de las universidades peruanas sean convertidos en libro digital y difundidos por internet en forma gratuita a través de nuestra página web. Los recursos económicos disponibles para este proyecto provienen de las utilidades nuestras por los trabajos de edición y publicación a terceros, por lo tanto, son limitados. Un libro digital, también conocido como e-book, eBook, ecolibro o libro electrónico, es una versión electrónica de la digitalización y diagramación de un libro que originariamente es editado para ser impreso en papel y que puede encontrarse en internet o en CD-ROM. Por, lo tanto, no reemplaza al libro impreso. Entre las ventajas del libro digital se tienen: • su accesibilidad (se puede leer en cualquier parte que tenga electricidad), • su difusión globalizada (mediante internet nos da una gran independencia geográfica), • su incorporación a la carrera tecnológica y la posibilidad de disminuir la brecha digital (inseparable de la competición por la influencia cultural), • su aprovechamiento a los cambios de hábitos de los estudiantes asociados al internet y a las redes sociales (siendo la oportunidad de difundir, de una forma diferente, el conocimiento), • su realización permitirá disminuir o anular la percepción de nuestras élites políticas frente a la supuesta incompetencia de nuestras profesoras y profesores de producir libros, ponencias y trabajos de investigación de alta calidad en los contenidos, y, que su existencia no está circunscrita solo a las letras. Algunos objetivos que esperamos alcanzar: • Que el estudiante, como usuario final, tenga el curso que está llevando desarrollado como un libro (con todas las características de un libro impreso) en formato digital. • Que las profesoras y profesores actualicen la información dada a los estudiantes, mejorando sus contenidos, aplicaciones y ejemplos; pudiendo evaluar sus aportes y coherencia en los cursos que dicta. • Que las profesoras y profesores, y estudiantes logren una familiaridad con el uso de estas nuevas tecnologías. • El libro digital bien elaborado, permitirá dar un buen nivel de conocimientos a las alumnas y alumnos de las universidades nacionales y, especialmente, a los del interior del país donde la calidad de la educación actualmente es muy deficiente tanto por la infraestructura física como por el personal docente. • El p e r s o n a l d o c e n t e j u g a r á u n r o l d e t u t o r, f a c i l i t a d o r y c o n d u c t o r d e p r o y e c t o s

de investigación de las alumnas y alumnos tomando como base el libro digital y las direcciones electrónicas recomendadas. • Que este proyecto ayude a las universidades nacionales en las acreditaciones internacionales y mejorar la sustentación de sus presupuestos anuales en el Congreso. En el aspecto legal: • Las autoras o autores ceden sus derechos para esta edición digital, sin perder su autoría, permitiendo que su obra sea puesta en internet como descarga gratuita. • Las autoras o autores pueden hacer nuevas ediciones basadas o no en esta versión digital.

Lima - Perú, enero del 2011 “El conocimiento es útil solo si se difunde y aplica” Víctor López Guzmán Editor

Memorias - XVII CONIMERA

Implementación de filtros digitales tipo IIR y FIR en un FPGA y diseño de una interfaz análoga-digital para su prueba mediante señales analógicas Jorge Alberto Del Carpio Salinas

Miguel Angel Robles León

[email protected] Facultad de Ingeniería Eléctrica y Electrónica Universidad Nacional de Ingeniería Av. Tupac Amaru 210 Lima 25 - Perú

Resumen.- Se presenta el proceso de diseño, simulación e implementación de filtros digitales en estructuras tipo IIR y FIR en el FPGA FLEX10K de la tarjeta UP2 de Altera, así como la conexión con el mundo exterior mediante el uso de conversores Análogo-Digital y Digital-Análogo: Las estructuras usadas han sido probadas implementando un filtro digital paso bajo Cauer y la verificación práctica de su funcionamiento con señales análogas proveniente de un cassete de audio y un generador de señales.

I.

Introducción

Un filtro, es un sistema selector de frecuencias; es decir, deja pasar sin ninguna o muy poca atenuación las frecuencias para las cuales se haya diseñado y atenúa o rechaza aquellas que no se deseen.

lo cual implica implementar la estructura del filtro digital para uno y otro caso, utilizando un FPGA; además utilizar señales analógicas como entrada a los filtros implementados y obtener a la salida señales analógicas filtradas.

3. Los filtros digitales son utilizados en muchos sistemas de procesamiento de señal como son de audio, video, radar, telecomunicaciones, etc. Existen fundamentalmente dos tipos de filtros digitales filtros IIR (filtros de respuesta impulsional infinita) y filtros FIR (filtros de respuesta impulsional finita) ambos con una estructura y características propias, la elección de uno u otro dependerán de la aplicación para la cual se necesite. La etapa en general para procesar una señal analógica básicamente son las que se muestran en la Fig. 1. La primera es un filtro paso bajo que viene a ser el filtro anti-aliasing; seguido por un ADC para digitalizar la señal analógica, luego el proceso de filtrado propiamente dicho en el FPGA y finalmente la reconstrucción de la señal analógica mediante un DAC y un filtro paso bajo.

Fig.1 Esquema del filtrado de una señal de analógica.

2.

Planteamiento del problema

El problema que se plantea es la implementación de los filtros digitales FIR e IIR,

Propuesta de solución

La solución que desarrollamos fue tomando en cuenta las etapas mencionadas, cada una de ellas se realizó en forma independiente. Los filtros anti-aliasing paso bajo a la entrada y salida se implementarán con una frecuencia de corte teniendo en cuenta la máxima frecuencia de la seña analógica a filtrar, según el criterio de Nyquist. En las etapas del ADC y DAC no tendremos mucho inconveniente pues serán realizados por los circuitos integrados ADC0804 y DAC0808. La etapa de filtrado será realizada en el FPGA FLEX10K de la Tarjeta UP2 de Altera. En el FPGA se ha implementado la función de transferencia del filtro digital utilizando algún tipo de estructura que puede ser la de un filtro FIR o IIR, además de un circuito que envíe una señal al ADC para realizar la conversión analógica a digital, esta señal será enviada con cierta frecuencia que corresponde a la frecuencia de muestreo, y deberá cumplir con el criterio de Nyquist. En el trabajo se implementó un filtro digital paso bajo Cauer en la estructura tipo IIR, y para

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realizarlo en una estructura tipo FIR se hizo una aproximación del filtro Cauer tomando cierta cantidad de términos de la respuesta impulsional.

Conversión analógica-digital Para esta primera parte utilizamos el convertidor analógico-digital de 8 bits de resolución ADC0804. Este ADC posee una pin llamado wr al cual debemos aplicar un voltaje de cero voltios para que de inicio la conversión de la señal analógica. El tiempo de conversión del ADC es de 100us, por ello la máxima frecuencia a la cual podemos muestrear la señal será de 10Khz. Esto limita nuestra señal a filtrar, debiendo ser menor que 5Khz.

cuenta que una señal deberá ser muestreada con una frecuencia Fs que verifique el criterio de Nyquist. Para realizar el programa tomamos como frecuencia base la frecuencia que nos proporciona el oscilador de cristal que se encuentra en la tarjeta que estamos utilizando, La tarjeta UP2 tiene un oscilador de 25.175Mhz (39.72ns). El ADC que estamos utilizando tiene un pin llamado wr, cuando un pulso bajo de duración de por lo menos tw seg. (100ns según la hoja técnica) le llega ha este pin entonces el ADC iniciará una nueva conversión. El programa simplemente consiste en generar una señal de nivel lógico bajo cada cierto tiempo, siendo este el periodo de muestreo; esta señal indicará al conversor analógico digital que inicie una nueva conversión.

Conversión digital-analógica A la salida del FPGA tendremos una señal digital de 8 bits, la cual será nuevamente convertida en analógica usando el DAC0808; éste entrega una corriente proporcional a la entrada digital, entonces para convertirlo en tensión usamos el OPAM LF356. Tener en cuenta que se debe corregir el OFFSET del OPAM antes de utilizarlo en el circuito de conversión para minimizar los errores.

Etapa de filtrado Un filtro queda determinado por sus especificaciones (frecuencia de muestreo, atenuaciones, frecuencias de corte, etc...), esta dependerá de la aplicación para la cual se realice el filtro.

Fig.2 Señal del reloj CLK y Wr

Diseño de un filtro paso bajo Cauer Las características del filtro a implementar son: • Atenuación o rizado máximo en la banda de paso: Rp=1dB. • Atenuación o rizado mínimo en la banda atenuada: Rs=20dB. • Frecuencia final de la banda de paso: fp=500 Hz. • Frecuencia inicial de la banda atenuada: fs=700 Hz.

Cuando se diseña un filtro primero vemos cual son sus especificaciones y sobre la base de ello se escoge el tipo de filtro y el orden; con esto se diseña la función de transferencia que cumpla con los requerimientos del filtro. La frecuencia de muestreo es un parámetro muy importante en el desarrollo del filtro digital.

Programa para muestrear una señal a cualquier frecuencia Este programa nos permitirá muestrear una señal a cualquier frecuencia. Debemos tener en

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Fig. 3 Plantilla de especificaciones para un filtro paso bajo

Cuya función de transferencia es: H ( z) =

0.045 − 0.0361Z −1 − 0.0361Z −2 + 0.0450 Z −3 1 − 2.6238.Z −1 + 2.3792.Z −2 − 0.7376.Z −3 (ec. 1)

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En tiempo discreto: y(n)= h(n)*x(n)

y(n)

h(n)

(ec.3)

x(n)

Como el sistema es causal: y (n) = h(0) x(n) + h(1) x( n − 1) + h(2) x(n − 2) + ...h(n) x(0)

(ec. 4)

Fig. 4 Diagrama de magnitud de la función de transferencia, escala lineal.

Se observa que la salida actual solo depende de los coeficientes de las entradas y los coeficientes de la respuesta impulsional. Cuando se trata de un filtro FIR la cantidad de coeficientes es un numero finito, en cambio en un filtro IIR la cantidad es infinita. El filtro Cauer diseñado es un filtro IIR por ello para implementarlo en una estructura tipo FIR tomaremos solo cierta cantidad de términos de la respuesta impulsional.

Fig. 5. Diagrama de magnitud de la función de transferencia, escala en logarítmica(dB).

Si solo tomamos «m» primeros valores de la respuesta impulsional para implementar el filtro y considerando que los datos de la entrada se van almacenando en un registro de corrimiento x, donde la entrada actual será x(0), la anterior x(1),... así sucesivamente; entonces la salida se pude escribir como: m

y (n) = ∑ h(i ).x (i ) i =1

Fig. 6. Diagrama de fase de la función de transferencia.

4.

Implementación del filtro digital en una estructura tipo FIR

Fig. 7. Representación esquemática de la salida en función de las entradas y los coeficientes de la respuesta impulsional (estructura tipo FIR).

Para el filtro Cauer en este diseño tomamos los 32 primeros términos de la respuesta impulsional por considerarlos los «más significativos».

Análisis del filtro El filtro en el dominio Z es: Y(z)=H(z)X(z)

(ec. 5)

(ec.2)

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Fig. 8. Respuesta impulsional del filtro.

h(0)=0.0450 h(2)=0.0719 h(4)=0.0779 . . h(27)= 0.0199 h(29)= 0.0241 h(31)= 0.0192

h(1)=0.0820 h(3)=0.0719 h(5)=0.0865 h(28)= 0.0233 h(30)= 0.0227

Codificación en VHDL e Implementación usando Quartus II

Fig. 10.Tarjeta UP2 de Altera la cual incluye un Max7000 y un FLEX10K.

Resultados En la Tabla 1 se muestra la comparación de la magnitud, fase y error entre el resultado experimental y teórico. Se puede apreciar que los máximos errores se dan cuando la señal empieza a atenuarse luego de pasar por la frecuencia de corte (500 Hz), ello se debe a que los términos despreciados en la aproximación del filtro a uno FIR toman mayor importancia.

Otro aspecto que debemos tomar en cuenta es que los valores de la respuesta impulsional son números reales con valor absoluto menor que la unidad. En la descripción del filtro en VHDL trabajaremos con números enteros, de esta manera se reducen los recursos necesarios para los cálculos en comparación que si se trabaja con números reales. Para ello a los valores de h(n) lo multiplicamos por 2^10; debido a ello los resultados (y(n)) también quedarán multiplicados por ese mismo factor entonces para obtener el valor exacto tendremos que dividirlo entre 2^10, esta división en binario es sencilla pues sólo tenemos que desplazarnos 10 bits a la izquierda. Finalmente el filtro fue implementado en el FPGA FLEX10K de Altera utilizando la herramienta Quartus II.

Fig. 9. programación del filtro en el FPGA

370

Fig. 12. Diagrama de fase experimental

Memorias - XVII CONIMERA

Fig. 15 Filtro digital como una «caja negra»

Fig. 13. Error en la magnitud

Fig. 16 Tarjeta UP2 con el filtro implementado, f=400Hz.

Fig. 17 tarjeta UP2 con el filtro implementado, f=600Hz.

Fig. 14. Error en la fase

F (Hz) 10 50 100 150 200 250 300 350 400 450 500 550 600 650 700 750 800 850 900 950 1000

Vin(v)

Vout(v)

|Hex(f)|

|Hteo(f)|

E%(|H|)

Fase(exp)

Fase(teo.)

E%(fase)

4.48 4.48 4.48 4.48 4.44 4.48 4.48 4.48 4.48 4.48 4.48 4.48 4.44 4.44 4.44 4.44 4.44 4.48 4.48 4.44 4.44

4.56 4.52 4.28 4.00 3.84 4.04 4.24 4.32 4.20 3.80 3.16 2.40 1.56 0.84 0.40 0.41 0.51 0.48 0.34 0.24 0.35

1.0179 1.0089 0.9554 0.8929 0.8649 0.9018 0.9464 0.9643 0.9375 0.8482 0.7054 0.5357 0.3514 0.1892 0.0901 0.0923 0.1149 0.1071 0.0759 0.0541 0.0788

0.9997 0.9926 0.9726 0.9455 0.9182 0.8978 0.8915 0.9070 0.9506 0.9993 0.8913 0.5402 0.2561 0.1003 0.0159 0.0322 0.0607 0.0780 0.0885 0.0947 0.0981

1.82 1.64 1.77 5.56 5.80 0.44 6.16 6.32 1.37 15.12 20.86 0.84 37.20 88.59 466.72 186.93 89.21 37.35 14.25 42.93 19.67

-4.3 -15.1 -27.4 -40.0 -56.2 -65.7 -78.8 -99.5 -116.6 -144.1 -170.9 -202.0 -233.5 -269.3 -330.3 -76.7 -115.2 -138.3 -155.5 -128.6 -113.7

-2.12 -10.56 -20.83 -30.64 -40.02 -49.21 -58.75 -69.66 -84.11 -106.56 -141.44 -176.73 -198.73 -211.83 -220.06 -45.83 -50.17 -53.62 -56.41 -58.77 -60.80

102.74 43.06 31.57 30.53 40.41 33.50 34.14 42.84 38.63 35.22 20.83 14.30 17.38 27.13 50.09 67.34 129.60 158.01 175.66 118.82 87.02

Tabla 1. Análisis de los resultados obtenidos experimentalmente.

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Codificación en VHDL e Implementación usando Quartus II Al igual que en el caso anterior multiplicaremos los coeficientes por 1024 para trabajar con números enteros. Entonces los nuevos coeficientes serán: b0= 46.0850 b1= -36.9710 b2= -36.9710 b3= 46.0850 a0= 1024.0 a1=-2686.8 a2= 2436.3 a3=-755.3

Fig. 18 Tarjeta UP2 con el filtro implementado, f=800Hz.

5.

Implementación del filtro digital en una estructura tipo IIR Análisis de la estructura del filtro IIR

La función de transferencia del filtro cauer diseñado es de la forma.

Y ( z ) b0 + b1Z −1 + b2 Z −2 + b3 Z −3 H ( z) = = X ( z ) a0 + a1Z −1 + a2 Z − 2 + a3 Z −3

Como los coeficientes son multiplicados la salida Y(n) también queda multiplicado por la misma cantidad, y debido a la estructura del IIR este resultado debe ser dividido antes de su realimentación. También debemos tener en cuenta que cuando se realiza la división entera el cociente queda truncado, por ello para reducir los errores que se comenten en el truncamiento primero se multiplicará la salida Y(n) por los coeficientes a(i), después se realizará la división.

(ec. 6) donde : b0=0.0450 b2=-0.0361 a0=1.0000 a2=2.3792

Resultados

b1=-0.0361 b3=0.0450 a1=-2.6238 a3=-0.7376

En la tabla2 se muestra los datos obtenidos experimentalmente así como una comparación con los datos teóricos.

Y ( z )(a0 + a1Z −1 + a2 Z −2 + a3 Z −3 ) = X ( z )(b0 + b1Z −1 + b2 Z −2 + b3 Z −3 ) (ec. 7) Y si además:

a0 = 1

y (n) = − a1 y (n − 1) − a2 y (n − 2) − a3 y (n − 3) + b0 x(n) + b1 x(n − 1) + b2 x(n − 2) + b3 x(n − 3) (ec. 8)

Fig. 20 Diagrama de Magnitud experimental

Fig. 19 Estructura del filtro IIR

372

Fig. 21 Diagrama de fase experimental

Memorias - XVII CONIMERA

6.

Observaciones

Ø

El filtro Cauer diseñado tiene una frecuencia de paso máxima de 500Hz y fue muestreado a 10Khz con un ADC de 8 bits de resolución.

Ø

El FPGA FLEX10K dispone de un total de 3744 elementos lógicos, en la implementación del filtro paso bajo en la estructura tipo IIR se utilizó el 18% mientras que la implementación en la estructura tipo FIR se utilizó el 55%.

Ø

Cuando se toma mayor cantidad de términos de la respuesta impulsional para aproximar el filtro a un filtro FIR el error obtenido en los resultados es menor pero a su vez la cantidad de recursos consumidos (elementos lógicos) aumenta.

Fig. 22 Error en la magnitud

Verde «*» : señal a la salida del FPGA. Azul «*»: señal que se obtiene utilizando la función filter de Matlab. Rojo: Señal de error restando las anteriores. Ø

Fig. 23 Error en la fase

Los errores más importantes que se cometen en el proceso de filtrado de la señal son los que ocurren en el ADC y DAC (8 bits de resolución) además de lo que se comete cuando se implementa el filtro. El primero no se puede eliminar pues depende del dispositivo ADC utilizado, mientras el segundo si se puede disminuir y hacerlo despreciable.

Tabla 2. Resultados obtenidos experimentalmente y con la simulación en Matlab.

F (Hz) 10 50 100 150 200 250 300 350 400 450 500 550 600 650 700 750 800 850 900 950 1000

Vin(v) 4.40 4.44 4.44 4.44 4.44 4.44 4.44 4.44 4.48 4.48 4.44 4.44 4.44 4.44 4.48 4.44 4.44 4.44 4.48 4.48 4.48

Vout(v) 4.40 4.44 4.28 4.16 3.96 3.92 3.92 4.00 4.16 4.32 3.72 2.24 1.04 0.40 0.08 0.16 0.32 0.36 0.40 0.40 0.44

|Hex(f)| 1.0000 1.0000 0.9640 0.9369 0.8919 0.8829 0.8829 0.9009 0.9286 0.9643 0.8378 0.5045 0.2342 0.0901 0.0179 0.0360 0.0721 0.0811 0.0893 0.0893 0.0982

|Hteo(f)| 0.9997 0.9926 0.9726 0.9455 0.9182 0.8978 0.8915 0.9070 0.9506 0.9993 0.8913 0.5402 0.2561 0.1003 0.0159 0.0322 0.0607 0.0780 0.0885 0.0947 0.0981

E%(|H(f)|) 0.03 0.74 0.89 0.90 2.86 1.66 0.97 0.67 2.31 3.50 5.99 6.62 8.54 10.19 12.33 11.97 18.72 3.94 0.88 5.73 0.09

Fase S (exp.). -7.2 -14.4 -25.9 -40 -53.3 -68.4 -82.1 -98.3 -115.2 -141 -178.2 -217.8 -246.3 -262 -262.2 -97.2 -103.7 -112.6 -124.4 -132.7 -136.8

Fase(teo.) -2.12 -10.56 -20.83 -30.64 -40.02 -49.21 -58.75 -69.66 -84.11 -106.56 -141.44 -176.73 -198.73 -211.83 -220.06 -45.83 -50.17 -53.62 -56.41 -58.77 -60.80

E%(fase) 239.48 36.43 24.36 30.53 33.16 38.98 39.76 41.11 36.96 32.31 25.99 23.24 23.81 23.68 19.15 112.07 106.68 110.06 120.53 125.79 125.01

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mismo comportamiento y los valores de error respecto de los teóricos son bastante cercanos. El error entre ellos se debe a otros aspectos como los errores en los materiales utilizados y errores en las fuentes de alimentación de los circuitos así como señales de prueba.

Fig. 24 Aproximación con 32 términos de la respuesta impulsional.

Fig. 25 Aproximación con 64 términos de la respuesta impulsional.

7.

Conclusiones

ü

Se logró implementar un filtro digital paso bajo en estructuras tipo FIR e IIR, siendo el resultado satisfactorio.

ü

En general cualquiera de las 2 tipos de estructuras puede ser utilizado para implementar cualquier función de transferencia digital, ello incluye filtros digitales, controladores digitales(PID, PD, PI, etc.).

ü

La principal ventaja que se tiene al implementar un filtro digital IIR como una aproximación a un FIR es que se asegura la estabilidad del sistema.

8.

Recomendaciones

•

Si queremos bastante precisión en los resultados tenemos que utilizar un ADC y DAC de mayor resolución, de 12, 14 o 16 bits. Con ello el error de cuantización se reduce.

Ø

En la implementación del filtro utilizamos operaciones de suma y multiplicación con números enteros, pues si se hubiera realizado con números flotantes la cantidad de recursos que el FPGA utilizaría para realizar las operaciones seria mucho mayor y tendríamos mayores retardos.

•

Si nuestro objetivo es filtrar señales de audio, tenemos que utilizar un ADC más rápido, de tal manera que podamos hacer un muestreo a una frecuencia de por lo menos 44hz o 48Khz.

Ø

Los retardos más importantes en el proceso de filtrado de la señal son los que ocurren en el ADC, y DAC; siendo además estos los que limitarán la frecuencia de muestreo.

9.

Bibliografía

1.

Altera. «University Program UP2 Education kit User Guide». 2004. Altera. «Implementing FIR Filter in Flex Devices», Application Note 73, 1998. Proakis, Manolakis. «Tratamiento digital de señales» Editorial. Prentice Hall. 1997. Alan V. Oppenheim - Alan S. Willsky -S. Hamid Nawab. «Señales y sistemas». Prentice Hall 1996. VHDL reference material. http:// www.csee.umbc.edu/help/VHDL.

Ø

Ø

374

También existe un pequeño retardo que ocurre en el FPGA debido al algoritmo que utiliza, sin embargo este es despreciable frente a los que ocurren en el ADC y DAC. Los resultados obtenidos de la simulación del filtro en el FPGA usando Matlab y los obtenidos experimentalmente, tienen el

2. 3. 4.

5.