MEMORIA DE ANCHO DE BANDA ALTO (HBM) PARTE UNO MAYO DE 2015

PROBLEMA N.º 1 EN LA INDUSTRIA GDDR5 INTERRUMPIRÁ PRONTO EL CRECIMIENTO EN EL RENDIMIENTO DE LAS GPU  Las plataformas y los dispositivos deben equilibrar el uso de energía entre la DRAM y los chips lógicos

RENDIMIENTO

 AMD anticipó este desafío hace siete años y empezó a trabajar en una solución

ENERGÍA TOTAL

 GDDR5 está ingresando en una zona ineficiente de la curva de energía/rendimiento

TIEMPO

¡Próximamente!

Potencia de memoria

Energía de PC

Rendimiento de la GPU

Estimaciones internas de AMD, gráfico para fines ilustrativos solamente.

2 ACTUALIZACIÓN DE GRÁFICOS AMD RADEON™ | MAYO DE 2015

PROBLEMA N.º 2 EN LA INDUSTRIA GDDR5 TAMBIÉN LIMITA LOS FACTORES DE FORMA  Los chips de GDDR5 no están tomando tamaños más pequeños  Se necesita una gran cantidad de dispositivos para alcanzar un ancho de banda alto

 Las demandas de energía de GDDR5 requieren reguladores de tensión más grandes  Todo esto determina el tamaño de un producto de alto rendimiento

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90 MM

 Un espacio real considerable de la placa está ocupado por las amplias interfaces de GDDR5

110 MM

Área de PCB ocupada por ASIC + memoria (R9 290X)

HISTÓRICAMENTE: LO RESOLVÍAMOS AL REDUCIR E INTEGRAR FUNCIONES Procesador

Intel 4004

Intel P5

Fuente: proyectoyautja.proboards.com

Fuente: gecko54000.free.fr

1971

Gráficos

Multimedia

1989

1993

IVR

AMD “Ontario”

Intel “Haswell” Fuente: Extremetech.com

2003

2010

2013

2015

Caché y FPU

Northbridge

Southbridge

Apilamiento de die

Intel 486

AMD K8

AMD “Kabini”

HBM de AMD

Fuente: gecko54000.free.fr

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Fuente: bytesandbits.it

Fotografías usadas para fines informativos, no constituye un endoso de forma expresa o implícita.

PROBLEMA N.º 3 EN LA INDUSTRIA INTEGRACIÓN EN CHIP NO IDEAL PARA DRAM  La DRAM no es de tamaño pequeño o de bajo costo como para integrarse en un proceso optimizado por lógica (por ej., SoC o GPU)…  …sin embargo, aún existe la necesidad y el deseo de integrar la DRAM por motivos de rendimiento/energía/factor de forma

DRAM

SSD

 Se deben explorar otras formas de integrar la DRAM

RTUE IVR

ÓPTICA

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LÓGICA

LAS INTERFACES FUERA DEL CHIP TIENEN UNA ESCALACIÓN INSUFICIENTE LA COMUNICACIÓN SE ENCUENTRA POR ENCIMA EN CUANTO A CONSUMO DE ENERGÍA, LATENCIA Y TAMAÑO.

¿Por qué no escalar a GDDR5 para que sea más rápido?  Más ancho de banda requiere más energía  Las CPU/GPU más rápidas requieren más ancho de banda  El consumo de energía de DRAM es una curva no lineal: consumo de energía desproporcionado a medida que aumenta el ancho de banda

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LÓGICA

DRAM

LA UNIDAD INTERMEDIA EL SIGUIENTE PASO EN INTEGRACIÓN  Lleva a la DRAM lo más cerca posible del logic die  Una mejor proximidad permite anchos de bus extremadamente amplios

Memoria apilada Logic Die

 Mejorar la proximidad simplifica la comunicación y la temporización

CPU/GPU

 Mejorar la proximidad aumenta ampliamente el ancho de banda por vatio

Sustrato de paquete

 Permite la integración de tecnologías diferentes, como la DRAM  AMD estableció sociedades en la industria con ASE, Amkor y UMC para desarrollar la primera solución de unidades intermedias con un alto volumen de fabricación

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Unidad intermedia

MEMORIA DE ANCHO DE BANDA ALTO DRAM CREADA PARA UNA UNIDAD INTERMEDIA  Un nuevo tipo de chip de memoria con bajo consumo de energía y un ancho de bus ultra amplio  Muchos de esos chips se apilan de forma vertical, como si fueran los pisos de un rascacielos

Die de HBM DRAM Die de HBM DRAM

 Nuevas interconexiones, llamadas “vías a través de silicio” (through-silicon vias, TSV) y “µbumps”. Conecte un chip de DRAM a otro  Las TSV y los µbumps también se usan para conectar SoC/GPU a la unidad intermedia

 AMD y SK Hynix se asociaron para definir y desarrollar la primera especificación y prototipo completos para HBM

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TSV Microbump

Die de HBM DRAM Die de HBM DRAM Logic Die

Unidad intermedia Sustrato de paquete

PHY

PHY

Die de GPU/CPU/Soc

HBM FRENTE A GDDR5 HBM: UNA MEMORIA DIFERENTE DE GDDR5 TSV Die de núcleo de DRAM

Paquete

Die de núcleo de DRAM

DRAM

Die de núcleo de DRAM

Sustrato

Die de núcleo de DRAM

Base de die

Implementación de IFBGA Iu-Bump

GDDR5

Por paquete

32 bits

Ancho de bus

Hasta 1750 MHz (7 GBps)

Velocidadz de reloj

Hasta 500 MHz (1 GBps)

Hasta 28 GB/s por chip

Ancho de banda

>100 GB/s por pila

1,5 V

Tensión

1,3 V

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HBM 1024 bits

HBM FRENTE A GDDR5 AUMENTO DEL AHORRO DE ENERGÍA CON HBM EN PILA2

GDDR5

10,66 Más de 35

HBM

GB/s de ancho de banda por vatio

Fuente: AMD

 La HBM y la unidad intermedia ofrecen mucho más ancho de banda que GDDR5 con >50 % menos de energía3

 HBM reequilibra la DRAM frente al consumo de energía lógico para proteger el futuro crecimiento de rendimiento de la GPU 10 ACTUALIZACIÓN DE GRÁFICOS AMD RADEON™ | MAYO DE 2015

HBM FRENTE A GDDR5 AHORROS DE ESPACIO MASIVO SUPERIORES A GDDR5 28 mm

5 mm

24 mm

7 mm

HBM de 1 GB ÁREA CON UN 94 % MENOS DE SUPERFICIE1

Superficie, a escalar

GDDR5 de 1 GB

11 ACTUALIZACIÓN DE GRÁFICOS AMD RADEON™ | MAYO DE 2015

PIENSA EN PEQUEÑO CON LA UNIDAD INTERMEDIA Y LA HBM