1.4

Biestables síncrono

Son aquellos biestable que disponen de una entrada denominada entrada de habilitación o entrada de reloj (CLK), esta entrada gobierna el modo de funcionamiento del biestable síncrono, es decir el dato que se quiere almacenar en el biestable no se puede realizar en cualquier instante de tiempo como en los biestables asíncronos. Cuando esta entrada de reloj esta activada el dato almacenado en el biestable puede ser modificado a través de las entradas de excitación, pero si esta entrada de reloj se encuentra desactivada el dato almacenado no puede ser modificado. En los biestables síncronos las entradas de excitación son llamadas entradas síncronas. Los biestables síncronos se dividen en: 1) disparados ó activados por nivel que son los latch y los disparados ó activado por flanco que son los flip-flop. 1.4.1. Latch Los latch son los biestables síncronos disparados o activados por nivel, es decir, que para poder modificar a través de sus entradas de excitación el dato almacenado en la entrada de reloj (CLK) debe estar el nivel lógico adecuado. Cuando el nivel lógico en esta entrada no es el adecuado el latch se encuentra desactivado, y el dato almacenado no puede ser modificado. Dependiendo su implementación tenemos LATCH activos por nivel alto o LATCH activos por nivel bajo. En el siguiente ejemplo se ilustra el comportamiento de un latch de tipo RS con entradas de excitación activas en alto y entrada de habilitación (CLK) activa por nivel alto. Ejemplo 3: Si en las entradas del biestable síncrono mostrado en la figura. 1.15 se le aplican la forma de onda de la figura 1.16, en la salida Q del biestable se obtiene la forma de onda mostrada, suponemos que inicialmente Q=0. S

Q

R CLK

Q

Figura 1.15. Simbología de latch tipo RS.

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CLK S

R

Q

Durante este tiempo el latch esta habilitado Figura. 1.16. Ejemplo 3 con un biestable síncrono Mientras el latch RS está activado con el nivel alto de la señal de reloj (CLK), el nivel lógico en la salida Q dependerá de los estados lógicos que se encuentren en sus entradas de excitación, y mientras este desactivado con el nivel bajo de la señal de reloj (CLK), en la salida Q del biestable se tendrá el último dato que fue almacenado mientras estaba habilitado. En este ejemplo, en el primer nivel en alto de la señal de reloj (CLK) la entrada S se activa y la entrada R esta desactivada, entonces la salida Q del biestable se coloca en uno lógico en ese instante, al desactivarse S el latch sigue almacenando el uno lógico, pues en las entradas de excitación se tiene la condición de memoria. Al colocarse el nivel bajo en la entrada de reloj (CLK) el latch se desactiva y la salida permanece con el mismo estado lógico (uno) hasta el próximo nivel en alto de la señal de reloj, donde de nuevo el estado de su salida dependerá de los estados lógicos de las entradas de excitación. Si las formas de ondas R y S de figura 1.16 son aplicadas a un biestable de tipo RS asíncrono como el mostrado en la figura 1.17 , la forma de onda de la salida Q, es diferente.

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S

Q

R

Q

S

R

Q Figura. 1.17. Ejemplo 3 con un biestable asíncrono 1.4.1.1 Latch tipo D Es un biestable que dispone de una entrada de excitación llamada D. En este tipo de latch el dato que se desea almacenar se debe colocar en la entrada de excitación, luego el latch almacenara dicho estado lógico al colocar el nivel adecuado en la entrada de habilitación o entrada de reloj (CLK). En este tipo de latch mientras su entrada CLK este habilitada ó activada la salida Q sigue a la entrada, en caso contrario cuando se deshabilita la entrada CLK el latch se queda en la condición de memoria, es decir aun cuando se dé una variación en la entrada de excitación la salida Q no cambia de estado. En la figura 1.18 se presenta un latch tipo D activado por nivel alto y luego se presenta su tabla característica y su tabla de excitación. Simbología: D

Q

CLK

Q

Figura 1.18. Simbología de latch tipo D.

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Tabla característica: CLK D Qn Qn+1 0

0

0

0

0

0

1

1

0

1

0

0

0

1

1

1

1

0

0

0

1

0

1

0

1

1

0

1

1

1

1

1

} } }

Memoria

Reset (la salida sigue a la entrada)

Set (la salida sigue a la entrada)

En muchas bibliografías aparece de la siguiente forma: CLK D Qn Qn+1 0

0

0

0

1

0

1

0

1

1

1

1

} }

Reset (la salida sigue a la entrada)

Set (la salida sigue a la entrada)

Tabla 1.7. Tabla característica de un latch tipo D habilitado por nivel alto. Tabla de excitación: valor que debe tener la entrada D para obtener el estado futuro Q , deseado. Para los biestables tipo D no importa el estado presente Qn, el valor que debe tener D es igual al dato que se desea almacenar, es decir Qn+1. n+1

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Qn

Qn+1

D

0

0

0

0

1

1

1

0

0

1

1

1

Tabla 1.8. Tabla de excitación de un latch tipo D habilitado por nivel alto. Ejemplo 4. Si en las entradas del biestable síncrono mostrado en la figura. 1.18 se aplican la forma de onda de la figura 1.19, en salida Q del biestable se obtiene la forma de onda mostrada, suponemos que inicialmente Q=0.

D

Q

Durante este tiempo el latch esta habilitado

Figura. 1.19. Ejemplo 4. Mientras el latch está activado con el nivel alto de la señal de reloj, la salida Q sigue a la entrada D, y mientras este desactivado con el nivel bajo de la señal de reloj, el latch permanece en su condición de memoria, es decir mientras no esté activado mantiene el último dato almacenado.

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1.4.1.2. C. I Comercial 74XX75: Latch tipo D activo en Alto.

1.4.2. Flip-flop Los flip-flop son los biestables síncronos disparados o activados por flanco, es decir, que para poder modificar a través de sus entradas de excitación el dato almacenado, en la entrada de reloj (CLK) debe proporcionársele el flanco adecuado para así poder activarlo. Cuando se tiene un nivel lógico en la entrada CLK ó el flanco en esta entrada no es el adecuado, el flipflop se encuentra desactivado, por lo que el dato almacenado no puede ser modificado. Los flip-flop dependiendo su implementación tenemos activos por flanco de subida ó positivo y activos por flanco de bajada ó negativo. A continuación se analizaran flip flop tipo D, J-K y el T. 1.4.2.1 Flip-flop tipo D Es un biestable síncrono que dispone solo de una entrada de excitación D como se indica en la figura 1.20. En este tipo de flip-flop al detectar el flanco adecuado en su entrada CLK la salida Q sigue a la entrada, en caso contrario de no detectar el flanco adecuado en la entrada CLK el flip-flop se queda en la condición de memoria, es decir si hay variación en la entrada de excitación D la salida Q no cambia de estado. En la figura 1.20 se presenta la simbología de un flip-flop tipo D activado por flanco de subida y luego se presenta su tabla característica y su tabla de excitación. Simbología: D

CLK

Q

Q

Figura 1.20 Simbología de flip-flop tipo D.

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Tabla característica. (Durante el flanco activo) CLK D Qn Qn+1 0

0

0

0

1

0

1

0

1

1

1

1

} }

Reset (la salida sigue a la entrada)

Set (la salida sigue a la entrada)

Tabla 1.9. Tabla característica de un flip-flop tipo D. La tabla de excitación del flip-flop tipo D es igual a la del latch tipo D, mientras se encuentran activados (el flip-flop en el flanco y el latch en el nivel) Ejemplo 5. La forma de onda D de la figura 1.21 se aplica a la entrada de un Flip-Flop tipo D. Suponiendo que inicialmente Q=0 se determinará la forma de onda de salida Q. D

Q

CLK Q

CLK D

Q

Figura 1.21. Ejemplo 5. Los flip-flop tipo D se utilizan algunas veces para retrasar la señal de entrada. En la figura 1.22 se puede observar como la entrada es retrasada un periodo al colocar la entrada de dato a un flip-flop tipo D disparado por flanco de subida.

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CLK Datos de Entrada

Q Figura 1.22. La entrada es retrasada un periodo al colocar la entrada de dato a un flipflop tipo D. De la figura anterior podemos observar que el biestable almacena el dato que se encuentra en la entrada, recordemos que un biestable D, la salida sigue a la entrada en los flanco de bajada y se queda con dicho dato hasta el próximo flanco de bajada, donde la salida dependerá del dato que se tenga en ese momento en la entrada.

1.4.2.2 Flip-flop tipo J-K Es un biestable síncrono que posee dos entradas de excitación J y K, que significan SET y RESET respectivamente. Con la entrada J activada y K desactivada se almacena un uno lógico (SET), con J desactiva y K activada se almacena un cero lógico (RESET), con J desactiva y K desactivada se queda el dato almacenado (MEMORIA) y con la entrada J activada y K activada el dato almacenado será el negado del dato previamente almacenado (CONMUTACIÖN). El flip-flop J-K es una mejora del biestable R-S, pues se elimina la condición de ambigüedad o indeterminación del estado futuro, cuando ambas entradas están activadas. En la figura 1.23 se puede observar la simbología de un flip.flop J-K.

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Simbología: Q

J K

Q

CLK

Figura 1.23. Simbología de flip-flop tipo J-K Tabla característica. (Durante el flanco activo) CLK J K Qn Qn+1 0 0

0

0

0 0

1

1

0 1

0

0

0 1

1

0

1 0

0

1

1 0

1

1

1 1

0

1

1 1

1

0

} } } }

Memoria

Reset

Set

Conmutación

Tabla 1.10. Tabla característica de un flip-flop tipo J-K con entradas de excitación activas en alto Tabla de excitación: Qn

Qn+1

J

K

0

0

0

X

0

1

1

X

1

0

X

1

1

1

X

0

Tabla 1.11. Tabla de excitación de un flip-flop tipo J-K con entradas de excitación activas en alto. Prof: Zulay Franco

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Ejemplo 6. La forma de onda J y K de la figura 1.24 se aplican a la entrada del biestable síncrono de la figura 1.23. Suponiendo que inicialmente Q=0 se determinará la forma de onda de salida Q.

CLK

J

K

Q Figura 1.24. Ejemplo 6. De la figura anterior podemos observar que en el primer flanco de bajada de la señal de reloj las entradas síncronas del flip-flop J-K se encuentran activadas, lo que hace que la salida conmute, pasando entonces el flip-flop a almacenar un uno lógico, en el segundo flanco de bajada las dos entradas se encuentran inactivas por tanto el flip-flop permanece con el mismo dato almacenado, pues tiene la condición de memoria en la entrada, en el tercer flanco se encuentra la entrada J activa y la entrada K desactiva, que es la condición de “set”, por lo tanto el biestable permanece en uno lógico en el cuarto flanco ambas entrada J-K se encuentra activas por tanto su salida conmuta y el biestable estaría almacenando un cero lógico y en el quinto flanco se encuentra la entrada J desactiva y la entrada K activa, que es la condición de “reset”, por lo tanto el biestable permanece en cero lógico. El flip-flop J-K es utilizado como circuito electrónico capaz de dividir la frecuencia de una señal de entrada entre dos. Este circuito se implementa colocando las entradas de excitación del flip-flop J-K en modo de conmutación y colocando la señal de entrada del circuito en la entrada CLK del flip-flop, entonces en la salida Q se obtendrá una señal cuya frecuencia es la mitad de la señal de entrada como se indica en la figura 1.25.

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CLK

Q Figura 1.25. El flip-flop J-K utilizado como circuito electrónico capaz de dividir la frecuencia de una señal de entrada entre 2. Ejercicio propuesto. Encontrar la tabla de excitación de un flip-flop con entradas de excitación J-K activas en bajo C.I comerciales Entre otros tenemos 74XX73, 74XX76, 74109, 74XX112

1.4.2.3 Flip-flop tipo T Es un biestable síncrono que dispone solo de una entrada de excitación T como se indica en la figura 1.26. Para cada flanco de la señal de reloj si la entrada T se encuentra en cero lógico la salida permanece en memoria pero si la entrada se encuentra en 1 lógico la salida conmuta, en otro instante de tiempo de la señal de reloj el biestable queda en la condición de memoria. Simbología:

T

Q

CLK

Q

Figura 1.26. Simbología de flip-flop tipo T.

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Tabla característica. (Durante el flanco activo) CLK T

Qn Qn+1

0

0

0

0

1

1

1

0

1

1

1

0

} }

Memoria

Conmutación

Tabla 1.12. Tabla característica de un flip-flop tipo T con entradas de excitación activas en alto Tabla de excitación: valor que debe tener la entrada T para obtener el estado futuro deseado teniendo en cuenta su estado presente. Qn

Qn+1

T

0

0

0

0

1

1

1

0

1

1

1

0

Tabla 1.13. Tabla de excitación de un flip-flop tipo T con entradas de excitación activas en alto 1.5. Entradas asíncronas: Son entradas que algunos biestables síncronos disponen para colocar la salida del biestable en el estado "1" o en el “0" lógico en cualquier instante de tiempo sin importar donde se encuentra la señal de reloj y que estado tienen las entradas síncronas(excitación), es decir tienen prioridad las asíncronas sobre las síncronas.. Las entradas pueden ser activas en alto ó en bajo. Estas entradas reciben el nombre de Preset y Clear. Al activarse la entrada asíncrona Preset el biestable almacena un “1” lógico pero al activarse la entrada asíncrona Clear el biestable almacena un “0” lógico. En la figura 1.27 se presenta la simbología de un flip-flop que dispone de entradas asíncronas.

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Simbología:

Preset Q

J K CLK

Q

Clear Figura 1.27 Simbología de un flip-flop J-K de flanco de bajada con entradas síncronas (excitación) activa en alto y con las dos entradas asíncronas disponibles activas en bajo. Ejemplo 7. La forma de onda de la figura 1.29 se aplican a la entrada del flip-flop de la figura 1.28. Supóngase que inicialmente Q=0 , la forma de onda de Q es la siguiente:

CLK

J

K Clear Preset

Q

Figura 1.28. Ejemplo 7. Prof: Zulay Franco

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De la figura anterior podemos observar que en el primer flanco de bajada de la señal de reloj las entradas síncronas del flip-flop J-K se encuentran activadas, lo que hace que la salida conmute, pasando entonces el flip-flop a almacenar un uno lógico. En el segundo flanco de bajada las dos entradas se encuentran inactivas por tanto el flip-flop permanece con el mismo dato almacenado, pues tiene la condición de memoria en la entrada. Antes de ocurrir el tercer flanco se activa la entrada asíncrona “clear”, obligando al biestable almacenar un cero lógico sin tomar en cuenta la señal de reloj, luego en el tercer flanco se encuentra la entrada J activa y la entrada K desactiva, que es la condición de “set”, por lo tanto el biestable almacena un uno lógico. En el cuarto flanco ambas entrada J-K se encuentra activas por tanto su salida conmuta y el biestable estaría almacenando un cero lógico y en el quinto flanco se encuentra la entrada J desactiva y la entrada K activa, que es la condición de “reset”, pero la entrada asíncrona “preset” esta activada, y esta tiene prioridad sobre las entradas de excitación, entonces el biestable finalmente almacena un uno lógico.

1.6. Temporización de los flip-flop En las hojas de características, el fabricante especifica los siguientes parámetros temporales. Tiempo de setup (t su). Tiempo mínimo que los niveles lógicos deben mantenerse constantes en las entradas antes de que llegue el flanco activo de la señal de reloj. Tiempo de hold (t h). Tiempo mínimo que los niveles lógicos deben mantenerse constantes en las entradas después del flanco activo de la señal de reloj. Tiempos de propagación. Tiempo que media desde el flanco activo de la señal de reloj o de la entrada asíncrona correspondiente, hasta que se produce la salida efectiva del flip-flop. Anchura de pulsos. Se define el tiempo mínimo que la señal de reloj Clk debe permanecer en alto t wH, y, en bajo t wL. Además, para las entradas asíncronas, si las hay, se define la anchura mínima del nivel activo. Tiempos de transición (t t). Si las transiciones de la señal Clk de un nivel a otro son lentas, el flip-flop puede dispararse erráticamente o incluso no dispararse. Los fabricantes no dan el tiempo de transición mínimo de la señal de reloj para cada circuito integrado. Se suele especificar éste como un requisito general para una familia lógica. Frecuencia máxima de reloj (fmax). Máxima frecuencia de la señal de reloj Clk (satisfaciendo t w y tt) a la que se puede disparar el biestable de forma fiable. En la siguiente figura se muestran algunos de los parámetros temporales de un flip-flop tipo D. Se ha sombreado la zona en la que no debe variar la entrada D para respetar los parámetros t su y th. El Prof: Zulay Franco

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flanco activo de la señal de reloj CLK es el flanco ascendente. Si no se respetan el tiempo de setup o el de hold , el biestable puede entrar en estado metaestable. En la figura 1.29 se ilustra el comportamiento temporal de un Flip-Flop. TwH

TwL

CLK D

Metaestabilidad

Q

TpLH

TpHL

Tsu

Th

Figura 1.29. Comportamiento temporal de un flip-flop tipo D. en un biestable asíncrono R-S.

Prof: Zulay Franco

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