Circuitos lógicos secuenciales

Medidas de temporización para los circuitos secuenciales

Temporización en los circuitos digitales • Tipos de temporización: síncrono, asíncrono, plesiocrono • Fundamentos de diseño síncrono: skew y jitter, distribución del reloj • Diseño autotemporizado • Sincronizadores y árbitros • Pipeline Cap. 10, Rabaey et al

Introducción Circuitos secuenciales: debe imponerse una ordenación bien definida de los sucesos de conmutación para que el circuito opere correctamente y evitar que se escriban datos erróneos en las memorias.

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Circuitos Integrados Digitales / Temporización en los circuitos digitales

Sistemas secuenciales Sistemas síncronos: todos los elementos de memoria se actualizan simultáneamente utilizando una señal de sincronización periódica distribuida de modo global: señal de reloj global CLK In R1

Cin

Combinational Logic Cout

R2

Out

La longitud del período de incertidumbre (datos al Cout no válidos) impone un límite superior a la velocidad de reloj de los sistemas síncronos DCSE 2008-09. Grupo 41

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La función del reloj en el diseño síncrono Los sucesos de reloj actúan como mecanismo de ordenación lógica para los sucesos del sistema global. Un reloj proporciona una base de tiempos que determina qué es lo que va a suceder y cuándo debe suceder. En cada transición de reloj, se inician una serie de operaciones que cambian el estado de la red secuencial. DCSE 2008-09. Grupo 41

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La función del reloj en el diseño síncrono Garantiza que se cumplan las restricciones físicas de temporización. El siguiente ciclo de reloj puede comenzar únicamente cuando todas las transiciones lógicas se hayan asentado y el sistema haya alcanzado el régimen estable Sólo se aplican valores lógicos legales en la siguiente ronda de cálculo Se tienen en cuenta los retardos del caso peor de las puertas lógicas, de los elementos lógicos secuenciales y de las líneas de conexión DCSE 2008-09. Grupo 41

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Sistemas secuenciales Señales mesócronas: Tienen la misma frecuencia que el reloj local pero con un desplazamiento de fase desconocido con respecto a dicho reloj

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Sistemas secuenciales Señales plesiócronas: Tienen una frecuencia ligeramente distinta con respecto a la del reloj local (la diferencia de fase sufre una deriva a lo largo del tiempo)

Solo aparecen en los sistemas distribuidos que contienen enlaces de comunicaciones a larga distancia DCSE 2008-09. Grupo 41

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Sistemas secuenciales Sistemas síncronos: todos los elementos de memoria se actualizan simultáneamente utilizando una señal de sincronización periódica distribuida de modo global: señal de reloj global ¡Ojo a las variaciones espaciales (skew) y temporales (jitter) de la señal de temporización! Sistemas asíncronos: Se elimina el reloj (y las restricciones impuestas por sus variaciones) – protocolo de negociación entre modulos DCSE 2008-09. Grupo 41

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Sistemas secuenciales Sistemas asíncronos: En general, se elimina el reloj (y las restricciones impuestas por sus variaciones) y se emplea un enfoque de diseño autotemporizado. La conmutación entre módulos se controla mediante un protocolo de negociación (acuerdo mutuo)

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Medidas de temporización para los circuitos digitales En los circuitos secuenciales síncronos, los sucesos de conmutación tienen lugar de forma concurrente en respuesta a un estímulo de reloj Los resultados de las operaciones esperan a la siguiente transición del reloj antes de pasar a la etapa siguiente El siguiente ciclo no puede comenzar hasta que todos los cálculos actuales se hayan completado y el sistema haya quedado en reposo DCSE 2008-09. Grupo 41

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La función del reloj en el diseño síncrono Se tienen en cuenta los retardos del caso peor de las puertas lógicas, de los elementos lógicos secuenciales y de las líneas de conexión

R1 D Q

In

CLK

Logic Block #1

tpd,reg

tpd1

R2 D Q

Logic Block #2 tpd2

R3 D Q

Logic Block #3

R4 D Q

tpd3

Período de reloj: T > max ( tpd1,tpd2,tpd3) + tpd,reg

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Parámetros de temporización asociados con un registro

CLK t t

setup

D

Registro D

t

Q

hold

DATOS

CLK

ESTABLES

t

t

prop

Q

DATOS ESTABLES

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t

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Medidas de temporización para los circuitos digitales T Clk D

thold

tsetup Q

tprop

Parámetros temporales de los registros: tsetup: tiempo de asentamiento; tiempo que las entradas de datos (D) deben ser válidas antes de la transición de reloj thold: tiempo de mantenimiento; tiempo que los datos de entrada deben seguir siendo válidos después del flanco de reloj tprop: retardo de propagación de caso peor para el paso de los datos en la entrada D a la salida Q DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono Idealmente, la fase del reloj (la posición del flanco del reloj en relación con la señal de reloj de referencia) en los diversos puntos del sistema debería ser exactamente igual, suponiendo que las líneas de distribución del reloj estén perfectamente adaptadas In

R1 D

R2

Q

tprop

tprop, min tsetup, t hold

D

Q tCLK2

tCLK1

CLK

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Lógica combinacional

tlogic

tlogic,

min

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Análisis de diseño síncrono T Clk Restricción: Los datos de entrada de los elementos secuenciales se mantienen el tiempo suficiente después del flanco de reloj y no se modifican tan pronto como llega una nueva tanda de datos

thold

D tsetup

tprop

Q In

R1 D Q

CLK

Lógica combinacional

tCLK1 tprop

tprop,min tsetup, thold

R2 D Q tCLK2

tlogic

tlogic,min

Para el correcto funcionamiento del circuito:

tprop,min + tlogic,min > thold ¡En el caso ideal! DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono El período de reloj T con el que el circuito secuencial opera debe ajustarse al máximo retardo entre todas las etapas de la red. In

R1 D

R2

Q

Lógica combinacional

tCLK1

CLK tprop

tprop, min tsetup, t hold

D

Q tCLK2

tlogic

tlogic,

min

tprop,min + tlogic,min≥thold Para el correcto funcionamiento del circuito:

T ≥ tprop + tlogic + tsetup ¡En el caso ideal! DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono El período de reloj T con el que el circuito secuencial opera debe ajustarse al máximo retardo entre todas las etapas de la red. La distribución del reloj global por todo el sistema R2 yR1su conexión con todos los registros provoca una In Lógica D Q D Q elevada resistencia combinacionalde la línea de reloj y una gran carga capacitiva sobre el generador de reloj. tCLK1 tCLK2 CLK La línea de reloj actúa como una red RC tdistribuida tlogic el retardo es función de la longitud. donde prop tprop, min tlogic, min Aparece así el problema de skew: tsetup, t hold Los flancos activos del reloj alcanzan a todos Para elno correcto funcionamiento del circuito: los elementos T ≥de t memoria + t en+elt mismo instante prop

logic

setup

¡En el caso ideal! DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono Fuente de 4 alimentación 3 Interconex. Dispositivos

2

5 Temperatura 1 Generación de reloj

6 Carga capacitiva 7 Acoplamiento con las líneas adyacentes

Ilustración de las fuentes de incertidumbre (skew y jitter) de relojes síncronos Los errores pueden dividirse en sistemáticos y aleatorios, estáticos o variables con el tiempo DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono – clock skew y jitter Skew (sesgo del reloj): Variación espacial en el tiempo de llegada de una transición de reloj en un c.i. Jitter (fluctuación del reloj): Variación temporal del período del reloj en un punto dado del c.i. (aleatoria) Clk tSKEW

Clk

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2tJITTER

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Análisis de diseño síncrono – clock skew El skew entre dos puntos i y j de un circuito integrado está dado por δ(i,j)=ti-tj, donde ti y tj son las posiciones del flanco ascendente del reloj con respecto a la referencia. El skew está provocado por desadaptaciones estáticas entre los distintos trayectos de propagación del reloj y por las diferencias en cuanto a carga de las distintas señales del reloj. Es constante entre un ciclo y otro. El skew no tiene como resultado una variación en el período del reloj, sino sólo un desplazamiento de fase. DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono – clock skew El skew tiene importantes implicaciones tanto para las prestaciones como para la funcionalidad de los c. secuenciales

δ>0

In

CLK

TCLK + δ CLK1

TCLK

1

CLK2

R1 D

R2

Q

Lógica combinacional

tCLK1

D

Q tCLK2

3

δ

2

Período mínimo:

4 δ + th

T + δ ≥ tprog + tsetup + tlogic ═> T ≥ tprop + tsetup + tlogic - δ Mejora las prestaciones del circuito – más susceptible a las condiciones de carrera DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono – clock skew El skew tiene importantes implicaciones tanto para las prestaciones como para la funcionalidad de los c. secuenciales

δ>0

In

CLK

TCLK + δ CLK1

CLK2

TCLK

1

R1 D

R2

Q tCLK1

Lógica combinacional

D

Q tCLK2

3

δ

2

4 δ + th

Restricción para evitar las condiciones de carrera: tprop, min + tlogic, min > thold + δ tprop, min + tlogic, min – thold > δ Mejora las prestaciones del circuito – más susceptible a las condiciones de carrera DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono – clock skew El skew tiene importantes implicaciones tanto para las prestaciones como para la funcionalidad de los c. secuenciales

δ δ Efectos negativos sobre las prestaciones del circuito – si la restricción anterior es válida, el sistema nunca falla y las condiciones de carrera se eliminan DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono – clock skew R1 D Q

In CLK

Lógica Combinacional

R2 D Q

Lógica Combinacional

R3 D Q

tCLK2

tCLK1 retardo

•••

tCLK3 retardo

(a) Skew positivo: Corresponde a un reloj cuya interconexión se ha trazado en la misma dirección que el flujo de los datos.

In

R1 D Q

Lógica Combinacional

tCLK1

R2 D Q

Lógica Combinacional

tCLK2 retardo

R3 D Q

•••

tCLK3 retardo

CLK

(b) Skew negativo: Corresponde a un reloj cuya interconexión se ha trazado en la dirección opuesta al flujo de los datos.

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Análisis de diseño síncrono – clock skew Una posible solución es rutar reloj y datos en sentido contrario. Sin embargo, este procedimiento no es práctico: • Es necesario recortar el throughput del circuito, reduciendo la frecuencia de reloj. • El flujo de datos no siempre es unidireccional, sino que a veces existen realimentaciones.

φ

φ

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lógica.

REG

REG

In

φ REG

REG

Skew negativo

φ Skew positivo

´lógica

Esta técnica sólo puede emplearse en subcircuitos concretos, como por ejemplo Datapaths. Out Otra técnica deberá ser aplicada a escala global en el sistema

Distribución del reloj Circuitos Integrados Digitales / Temporización en los circuitos digitales

Análisis de diseño síncrono – clock jitter Se trata de una medida de incertidumbre estrictamente temporal y que a menudo se especifica para un punto determinado: hace referencia al hecho de que el período de reloj puede reducirse o ampliarse de un ciclo a otro El jitter puede medirse y caracterizarse de diversas formas y es una variable aleatoria con valor medio igual a 0 DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono – clock jitter El jitter absoluto (tjitter) hace referencia a la variación de caso peor de un flanco de reloj en una ubicación concreta, con respecto al flanco de una referencia periódica ideal El jitter entre ciclos (Tjitter) hace referencia a las desviaciones variables con el tiempo de un único período de reloj en relación con un reloj ideal de referencia

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Análisis de diseño síncrono – clock jitter El jitter tiene una influencia directa sobre las prestaciones de un sistema secuencial TCLK

2 CLK

1

5 4

3

-t jitter

REGS

In

CLK tprop , tprop, min tsetup, thold tjitter DCSE 2008-09. Grupo 41

t jitter

6

Lógica combinacional t logic t logic, min

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Análisis de diseño síncrono – clock jitter Caso peor (eventos
y ): TCLK – 2 tjitter ≥ tprop + tsetup + tlogic o TCLK

2 CLK

1

-t jitter

REGS

In

CLK tprop , tprop,min tsetup, thold tjitter DCSE 2008-09. Grupo 41

+

2 tjitter

5 4

3

T ≥ tprop + tsetup + tlogic

t jitter

6

Lógica combinacional t logic t logic, min

El fenómeno del jitter reduce de forma directa las prestaciones de un circuito secuencial. Por tanto, mantener la fluctuación dentro de unos límites estrictos resulta esencial siempre que sea importante obtener unas determinadas prestaciones

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Análisis de diseño síncrono – clock skew y jitter combinados Caso peor (eventos
y ): TCLK + δ – 2 tjitter ≥ tprop + tsetup + tlogic T ≥ tprop+ tsetup+tlogic-δ +2tjitter

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Análisis de diseño síncrono – clock skew y jitter combinados Restricción relativa al retardo mínimo (eventos  y ): tprop,min + tlogic,min > thold + δ + 2 tjitter

o

tprop,min + tlogic, min - thold - 2 tjitter > δ

El valor aceptable del skew se reduce debido al jitter de las dos señales

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Distribución de reloj

CLK

Red de distribución de reloj de tipo árbol en H para 16 nodos terminales DCSE 2008-09. Grupo 41

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Distribución de reloj GCLK

Driver

GCLK

Driver

Driver

GCLK

Driver GCLK

Distribución de reloj en forma de cuadrícula

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Visualización del retardo de reloj

Red en árbol que excita diferentes cargas: Efecto del equilibrio en las cargas sobre el sesgo de reloj, ajustando las anchuras de las líneas de conexión.

Phillip J. Restle, “Technical Visualizations in VLSI Design” DAC 2001, June 18-22,2001, Las Vegas, Nevada, USA

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Análisis de diseño síncrono Esta metodología representa una solución estructurada y determinista al problema de coreografiar la infinidad de sucesos que tienen lugar en los sistemas digitales. La solución adoptada consiste en ecualizar los retardos de todas las operaciones, igualándolos con el peor de los retardos de todo el conjunto. Técnica robusta, y fácil de implementar DCSE 2008-09. Grupo 41

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Análisis de diseño síncrono - desventajas • Efectos negativos de skew y jitter. • La simultaneidad de las transiciones hacen que fluya una corriente significativa en corto tiempo (gran capacitancia de carga), algo que provoca problemas de ruido. • La vinculación de las restricciones físicas y lógicas tiene efectos obvios sobre las prestaciones (tasa de transferencia basada en caso peor del elemento más lento de la cadena).

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Cadena auto-temporizada de procesamiento de datos

La técnica de auto-temporización permite separar de manera efectiva las funciones de ordenación física y lógica implicadas en la temporización • Done: cumplimiento de restricciones físicas de temporización • Req/Ack: ordenación lógica de las operaciones: protocolo de negociación (HS, etc.): DCSE 2008-09. Grupo 41

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Características de los circuitos autotemporizados • Las señales de temporización se generan localmente (se evitan problemas y desperdicios de recursos asociados con la distribución de relojes). • Se incrementan las prestaciones por la separación de los mecanismos de ordenación físico y lógico: funcionamiento a la velocidad promedio de hardware (retardos dependen del valor de los datos) y no según el modelo de caso peor de la lógica síncrona. DCSE 2008-09. Grupo 41

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Características de los circuitos autotemporizados • Se puede ahorrar en potencia desactivando automáticamente los bloques inactivos • También se ahorra en potencia asociada a la generación y distribución de relojes rápidos. Se eliminan los efectos de ruido asociados • Robustez en lo que respecta a las variaciones de los procesos de fabricación y de condiciones de operación como la temperatura, etc.  Las prestaciones de estos sistemas están determinadas por las condiciones de operación reales DCSE 2008-09. Grupo 41

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Características de los circuitos autotemporizados • Se puede ahorrar en potencia desactivando automáticamente los bloques Precio asociado a estasinactivos propiedades

positivas: • También se ahorra en potencia asociada a la generación y distribución en de relojes Se Mayor complejidad el nivelrápidos. de eliminan los efectos de ruido circuito, provocada por asociados la necesidad de generar de terminación y de incluir • Robustez enseñales lo que respecta a las variaciones de los lógica de defabricación negociación de tráfico procesos y de(agente condiciones de local) como la temperatura, etc. operación

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Arquitectura Pipeline La velocidad de un sistema secuencial síncrono está limitada, entre otros factores, por: – Limitaciones tecnológicas – El consumo – Restricciones algorítmicas – Restricciones arquitecturales, etc.

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Arquitectura Pipeline Ejemplo: lavadero

Ana, Belén, Carlos, Daniel tienen que lavar su ropa, secarla y doblarla:

A

B

C

D

– La lavadora lava en 30 min – La secadora seca en 40 min – Todos pueden doblar su ropa en 20 min

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Arquitectura Pipeline 6 PM

7

8

9

10

11

12

Tiempo o r d e n

30 40 20 30 40 20 30 40 20 30 40 20 A

d e

B

t a r e a s

C D

Lavado en modo secuencial: 6 horas para los 4 DCSE 2008-09. Grupo 41

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Arquitectura Pipeline 6 PM

7

8

9

10

11

12

Tiempo o r d e n

30 40

40

40

40 20

A

d e

B

t a r e a s

C D

Lavado en modo pipeline: 3.5 horas para los 4 DCSE 2008-09. Grupo 41

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Arquitectura Pipeline - Definiciones Tabla de Reserva de un pipeline lineal, estático de K=3 etapas Tiempo (ciclos de reloj) Tareas (datos a procesar)

30 40 A B C

40

40

Para un sistema síncrono, los 40 ciclos 20 de reloj tienen la misma casilla duración.Cada En este caso, en indica realidad “marcada” necesitamos unaen qué hay cada datos duración de 40etapa min para procesándose, en4un ciclo, lo que resulta que los determinado ciclo de jóvenes necesitarán: 40 min ×reloj 6 = 4 horas para todo el proceso

D DCSE 2008-09. Grupo 41

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Arquitectura Pipeline - Definiciones En un pipeline lineal estático de K etapas y n datos a procesar, el número de ciclos de reloj necesarios es: K + (n-1). En una arquitectura sin pipeline será: K × n. Entonces: Speedup: SK = K × n / (K + (n-1))

n∞

K

Throughput (TH): el número de datos procesados por unidad de tiempo TH = n

/ ((K + (n-1))×T )

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n∞

= n×f

/(K + (n-1))  f

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Arquitectura Pipeline en Sistemas Digitales Idea: segmentar largos procesos en etapas

1ns

Separar cada etapa con un registro pipeline

200ps

200ps

200ps

200ps

200ps

Registro Pipeline DCSE 2008-09. Grupo 41

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Arquitectura Pipeline en Sistemas Digitales

No pipeline: 1 operación termina cada 1ns 1ns

Pipeline: 1 operación termina cada 200ps 200ps

200ps

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200ps

200ps

200ps

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Arquitectura Pipeline en Sistemas Digitales Uso de pipelines incrementa el throughput, pero no la latencia*: – El resultado está disponible cada 200 ps, pero – Un único cálculo sigue necesitando 1ns

Limitaciones: – Los cálculos tienen que ser divisibles en etapas de la misma duración – Los registros pipeline añaden extra overhead *Nº de unidades de tiempo (T) transcurridas entre 2 entradas consecutivas DCSE 2008-09. Grupo 41

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Arquitectura Pipeline – Clasificación • Lineal: Está formado por un conjunto de etapas conectadas en cascada, sin bucles de realimentación de datos • No Lineal: Pueden existir bucles hacia delante o hacia atrás (feed-back, feed-forward) Atendiendo a la función que realizan se pueden clasificar en: • Estáticos: Realizan una función fija sobre un conjunto de datos de entrada • Dinámicos: Realizan diferentes funciones sobre un conjunto de datos de entrada DCSE 2008-09. Grupo 41

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Arquitectura Pipeline en Sistemas Digitales Sistema sin pipeline

30ns

3ns

Lógica combinacional

R E G

Retardo = 33ns Throughput = 30 MHz

Clock Op1

Op2

Op3

Tiempo

– Una operación tiene que completarse antes de que la siguiente pueda empezar – Una operación cada 33ns DCSE 2008-09. Grupo 41

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Arquitectura Pipeline en Sistemas Digitales 10ns

3ns

10ns

3ns

10ns

3ns

Lógica Comb.

R E G

Lógica Comb.

R E G

Lógica Comb.

R E G

–Espacio entre operaciones: 13 ns

CLK Op1 Op2 Op3 Time

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Retardo = 39ns Throughput = 77 MHz

Op4

–3 operaciones pueden ejecutarse simultáneamente

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Arquitectura Pipeline en Sistemas Digitales Pipeline no uniforme: 5ns

3ns

Lóg. Comb.

R E G

15ns Lógica Comb.

3ns R E G

10ns

3ns

Lógica Comb.

R E G

Retardo = 54 ns Throughput = 55 MHz

CLK

–Throughput limitado por la etapa más lenta –Hay que diseñar etapas balanceadas

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Arquitectura Pipeline en Sistemas Digitales Pipeline “profundo”: 5ns

3ns

5ns

3ns

5ns

3ns

5ns

3ns

5ns

3ns

5ns

3ns

Log. Comb.

R E G

Log. Comb.

R E G

Log. Comb.

R E G

Log. Comb.

R E G

Log. Comb.

R E G

Log. Comb.

R E G

CLK

Más etapas pipeline:

Retardo = 48 ns Throughput = 125 MHz

Los retardos de los registros se convierten en una limitación importante: • Se incrementa el retardo • Mejora el throughput • Más riesgo de errores de temporización DCSE 2008-09. Grupo 41

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Procesador Básico con Pipeline Pipeline Registers ADD ADD

4

PC