TECNOLOGÍA CMOS

tf 

4CL  nVDD

tr 

4CL  pVDD

J.A. Sainz Gómez Catedrático de EU de Tecnología Electrónica Sección de Tecnología Electrónica Escuela Universitaria de Ingeniería de la UPV-EHU Vitoria-Gasteiz ISBN 13978-84-613-2065-3 Versión 4.0 Noviembre de 2014

TECNOLOGÍA CMOS ÍNDICE 1.- Microelectrónica........................................................................................................ 1 1.1.- Evolución de los circuitos integrados..................................................................... 1 1.2.- Comparación de CMOS con bipolares y otras familias MOS ............................... 3 2.- Consideraciones sobre transistores MOS .................................................................. 5 2.1.- Zonas de trabajo ..................................................................................................... 5 2.2.- Transconductancia gm............................................................................................. 8 2.3.- Impedancia de entrada. Capacidad de entrada ....................................................... 9 2.4.- Efecto de Cox y Cg con el avance de la tecnología ................................................. 10 2.5.- Resistencia de salida de un MOS ........................................................................... 11 2.5.1.- Cálculo de las resistencias de un MOS N y P ..................................................... 11 2.5.2.- Cálculo de resistencias MOSN y MOSP para distintas relaciones de W/L ....... 13 3.- Inversor CMOS ......................................................................................................... 15 3.1.- Inversor CMOS. Características de transferencia .................................................. 21 3.1.1.- Influencia de n/p en la característica de transferencia .................................... 29 3.2.- Características de conmutación de una puerta CMOS con carga capacitiva ......... 30 3.2.1.- Determinación del tiempo de caída tf ................................................................ 32 3.2.2.- Determinación del tiempo de subida tr ............................................................... 36 3.2.3.- Determinación del tiempo de propagación tp ..................................................... 36 3.2.4.- Cálculo numérico de tr y tf .................................................................................. 37 3.2.5.- Efecto de la escala de integración en tr y tf ......................................................... 43 3.3.- Diseño de circuitos inversores para atacar una carga capacitiva alta CL con el mínimo retraso ........................................................................................................ 46 3.4.- Consumo de potencia en CMOS ............................................................................ 49 3.4.1.- Disipación Estática .............................................................................................. 49 3.4.2.- Disipación dinámica debido a la carga capacitiva .............................................. 51 3.4.3.- Consumo dinámico debido a la corriente de cortocircuito ................................. 54 4.1.- Perforación del dieléctrico ..................................................................................... 60 4.2.- Tensión umbral de los MOS. Efecto Body ............................................................ 61 5.- Puertas básicas CMOS .............................................................................................. 63 5.1.- Puerta NOR CMOS ................................................................................................ 63 5.1.1.- Circuitos equivalentes de la puerta NOR CMOS ................................................ 65 5.2.- Puerta NAND CMOS ............................................................................................. 67 5.2.1.- Circuitos equivalentes de la puerta NAND CMOS............................................. 68 5.3.- Puertas con y sin buffer .......................................................................................... 71 5.4.- Puerta NOR de 3 entradas. Cálculo de la resistencia de salida de las redes P y N y de las β equivalentes ............................................................................................ 75 6.- Interrruptores analógicos o puertas de transmisión TG ........................................... 77 6.1.- Transistor NMOS ................................................................................................... 77 6.2.- Transistor PMOS .................................................................................................... 79 6.3.- Transistor NMOS y PMOS .................................................................................... 80 7.- D-latch ....................................................................................................................... 84

I

TECNOLOGÍA CMOS 8.- Circuitos CMOS triestado ......................................................................................... 85 9.- Diseño sistemático de funciones CMOS ................................................................... 86 9.1.- Ejemplos de diseño sistemático ............................................................................. 87 9.1.1.- Diseño del circuito CMOS F  AB ................................................................... 87 9.1.2.- Diseño del circuito CMOS F = A+B ................................................................. 88 9.1.3.- Diseño del circuito CMOS F=A+BC .................................................................. 89 9.1.4.- Diseño del circuito CMOS F  AB  C ............................................................. 91 9.1.5.- Diseño del circuito CMOS F  A  B ............................................................... 92 10.- Bibliografía ............................................................................................................. 95

II

1.- MICROELECTRÓNICA Se puede decir que la Microelectrónica consiste en el “Diseño electrónico en un chip”, es lo que se conoce como un circuito integrado de aplicación específica “ASIC”. 1.1.- EVOLUCIÓN DE LOS CIRCUITOS INTEGRADOS La evolución de los circuitos integrados ha seguido distintos caminos: I) Por una parte se ha ido incrementando la complejidad de los componentes Standard, desde el nivel SSI (Small Scale Integration) hasta el VSLI (Very Large Scale Integration). Esta línea se caracteriza porque el circuito desarrollado (chip) es de PRÓPOSITO GENERAL lo que permite que su fabricación sea a gran escala y a bajo coste. SSI ___ 10-20 puertas/chip MSI ___ 20-100 puertas/chip LSI ___ 100 – 100.000 puertas/chip VLSI ___ > 100.000 puertas/chip

El número de transistores MOS que contienen los siguientes microprocesadores es: 80286 (1982) 130.000 80386 (1985) 275.000 80486 (1989) 1.200.000 586(Pentium) (1993) 3.100.000 Pentium IV (2000) 42.000.000 tecnología 0.18 µm (longitud mínima del canal del MOS)

II) Existe otra línea asociada a necesidades de diseño específico, ASIC circuitos integrados de aplicación especifica. Las soluciones son diseño completo FULLCUSTOM (a nivel de layout, tienen algo de librerías) o diseño parcial SEMICUSTOM (a nivel lógico, la máquina genera el layout). En los diseños Fullcustom el diseñador controla las dimensiones horizontales de los layouts del circuito integrado. Las dimensiones verticales vienen determinadas por la tecnología. Con la segunda opción se consiguen circuitos a la medida del cliente pero con ciertas limitaciones en lo referente a los módulos de partida GATE ARRAYS (array o matriz de puertas) o STANDARD CELL (células estándar). En ambos casos el usuario 1

suministra la información al fabricante para realizar el chip (el factor tiempo es determinante).

Gate Arrays Constan de células idénticas capaces de realizar funciones lógicas simples, transistores MOSP, MOSN, inversores, puertas NAND, NOR, etc. Tienen una disposición regular: Filas de celdas con canales de interconexión. En el perímetro se posicionan los circuitos de entrada-salida y los PAD´s de alimentación. El usuario determina la conexión entre las celdas. Tiene bibliotecas con descripción de circuitos estándar (limitadas). Standard Cell Disponen de una amplia biblioteca de celdas - Puertas - Registros - Contadores - ALU - Memorias - µP - Periféricos - Convertidores - Amplificadores Operacionales Las celdas están diseñadas para ser conectadas. El coste fijo inicial es superior a los gate array pero el coste unitario es menor. Los mares de puertas, SEA OF GATE son una mezcla de gate arrays y Standard Cell.

2

III) Dispositivos Lógicos Programables PLD Existen aplicaciones en las que la confidencialidad del diseño y el tiempo de desarrollo son esenciales. En este caso (el tiempo sobre todo) la solución es utilizar dispositivos lógicos programables PLD´s, PROM, PLA, PAL, FPGA. Son numerosos los fabricantes de PLD´s, Altera, Xilins, Cypres, Atmel, AMD, INTEL, Philips, Texas Instruments, Data I/O, National, Alcatel–Mietec, NEC, Fujitsu etc. Otra forma de diseñar ASIC es mediante los LENGUAJES DE DESCRIPCION DE HARDWARE HDL. Los más reconocidos son, - Verilog - VHDL Permiten realizar el diseño sobre un chip o sobre un PLD Muchas casas comerciales disponen de sus propios lenguajes HDL (válidos para sus productos (Altera) o pueden ser genéricos (WARP) para implementarlos en varios fabricantes. La mayoría de los circuitos integrados de aplicación específica ASIC se realizan con tecnología CMOS 1.2.- COMPARACIÓN DE CMOS CON BIPOLARES Y OTRAS FAMILIAS MOS La estructura de los circuitos digitales es más compleja si se emplea tecnología bipolar que MOS. Por ejemplo el número de componentes de un inversor TTL es muy superior a los empleados para el diseño de un inversor CMOS. Esto se traduce en que en los circuitos integrados digitales la superficie de silíceo necesaria es inferior que la correspondiente para el mismo diseño bipolar. Por lo que para la misma superficie de chip el diseño puede ser más complejo en CMOS que en bipolar o dicho de otra forma la escala de integración en CMOS es mayor que en los circuitos de tecnología bipolar. Las ventajas de la tecnología CMOS frente a la bipolar son, -Ocupa menos área de silício -El proceso de fabricación emplea menos etapas (son necesarias menos máscaras) -Los circuitos dinámicos requieren menos transistores y son prácticos en MOS y no en bipolar Comparando con TTL aunque estos circuitos inicialmente eran más rápidos que CMOS, la complejidad de los circuitos CMOS es menor que los TTL por lo que la densidad de integración es mucho mayor en CMOS. El consumo estático es muchísimo menor en CMOS que en TTL. El consumo también depende del número de elementos que integran el circuito por lo que el aumento de potencia consumida es mayor TTL. En la figura se indican un inversor TTL y uno CMOS donde se puede apreciar la diferente complejidad de ambos circuitos lógicos.

3

Por otra parte existen distintas tecnologías MOS. Inicialmente se desarrolló la tecnología PMOS en la que solo se empleaban MOS de tipo P. En ésta además de ser lenta se necesitaban fuentes da alimentación negativas que las hacían incompatibles con otras familias lógicas. Posteriormente se desarrolló la tecnología NMOS que empleaba exclusivamente transistores NMOS. Era más rápida que la PMOS pero tenía el inconveniente del consumo. Posteriormente se desarrolló la tecnología CMOS (complementary MOS), que emplea MOS complementarios, es decir transistores PMOS y NMOS. Básicamente constan de dos redes de transistores una emplea PMOS y la otra emplea NMOS. La red PMOS puede conectar la VDD con la salida del circuito generando un nivel alto y la red NMOS puede conectar la VSS (nivel bajo, normalmente masa) con la salida. Solo una de las redes se puede conectarse simultáneamente con la salida estando la otra red en circuito abierto por lo que el consumo estático es prácticamente nulo. La tecnología CMOS es en la actualidad la de mayor auge ya que su escala de integración es grande, su consumo es reducido y a medida que los chips se desarrollan con menor tamaño, es decir con el avance de las tecnologías, sus características mejoran. Los circuitos CMOS están compuestos por una red de transistores PMOS conectados entre la salida del circuito y la alimentación y una red de transistores NMOS entre la salida y masa.

4

2.- CONSIDERACIONES SOBRE TRANSISTORES MOS 2.1.- Zonas de trabajo Los tipos de MOS que nos vamos a referir son los denominados de acumulación (enhancement) que se caracterizan porque necesitan igualar o superar una tensión umbral VT (positiva para los MOSN y negativa para los MOSP) para crear un canal. Si el MOS no tiene canal no puede conducir independientemente de la tensión drenadorfuente VDS que se aplique. La impedancia de entrada de un MOS es capacitiva con una resistencia de entrada muy grande, teóricamente infinita, Ri =∞, Ci ≠0 Las curvas características de un MOSN son,

Para que el MOSN esté en la zona Óhmica debe cumplirse,

VGS  VT VDS  VGS  VT  VGD  VT

VT es la tensión VGS necesaria para crear el canal. En la zona óhmica la corriente de drenador de un transistor NMOS (Modelo de SAH) es,

ID  

 ox W 

 ox

VGS  VT  VDS 

tox L 

2  VDS  Zona óhmica 2 

W W  k´   tox L L  ox =cte. dieléctrica del SiO2 y coincide con el valor del campo eléctrico en el SiO2. V  ox  ox   r  o tox tox es el espesor del óxido colocado encima de la puerta. La constante dieléctrica relativa del SiO2 es,  r  3.9 La constante dieléctrica del vacío es,  o  8.85 1014 F cm W = anchura del canal; L = longitud canal n  580 cm 2 / V .s;  p  230 cm 2 / V .s Cox 

;

 Cox

5

SiO2

Para valores pequeños de VDS el término cuadrático de la expresión de ID puede despreciarse y la corriente es lineal con VDS. El MOS en esta zona se comporta como una resistencia controlada por una tensión (VGS). Las características de MOS en esta zona son rectas, con mayor pendiente a medida que VGS aumenta (menos resistencia) ID  

 ox W tox L

VGS  VT VDS

Zona lineal

Para que el MOSN esté en la zona de saturación debe cumplirse, VGS  VT VDS  VGS  VT  VGD  VT En la zona de saturación la corriente de drenador de un transistor NMOS es, ID  

 ox W VGS  VT  tox L

2

2



 2

VGS  VT 

2

Zona de saturación

Idealmente la corriente no depende de la tensión VDS. En esta zona el MOS se comporta como un generador de corriente. Realmente la corriente de drenador no se mantiene constante en la zona de saturación sino que varía con VDS . 6

El modelo de Sah tiene en cuenta esta dependencia. ID 

 2

VGS  VT 

2

(1  VDS ) Zona de saturación. Modelo de Sah

Valor típico de   0.01 V-1  se denomina factor de modulación del canal.

1/ 

Si se observa la sección de un MOSN en las distintas zonas de trabajo su aspecto es el siguiente. La figura a) corresponde a un MOS sin canal ya que la VGS es inferior a la tensión umbral VT y por tanto no puede circular corriente IDS=0. La figura b) corresponde a un MOS con canal ya que la VGS >VT pero IDS=0 porque la VDS=0 V.

7

La figura inferior corresponde a un MOS con canal ya que la VGS >VT y con la IDS0 porque hay aplicada una VDS. Además al ser VDS  VGS  VT el MOS se encuentra en su zona óhmica (no saturado).

Cuando se cumple que VDS  VGS  VT el MOS está en el límite de la separación de la zona óhmica con la de saturación y se produce el estrangulamiento del canal en la zona del drenador. La corriente del drenador se mantiene constante con VDS. Para tensiones superiores a ese valor VDS  VGS  VT el MOS entra en saturación, ver figura inferior, y la zona del estrangulamiento del canal se desplaza hacia la fuente.

2.2.- Transconductancia gm Es la relación entre la corriente ID y la VGS

gm 

gm 

I D VGS I D VGS

 VDS Zona lineal VDS  cte

  VGS  VT  Zona de saturación VDS  cte

8

Para un funcionamiento óptimo con CMOS, K  Para que K  1 como n  2,5 p ;

n 1 p

n  2,5 (entre 2 y 3.5) p

Si Ln  Lp debe cumplirse que W p  2,5Wn

2.3.- Impedancia de entrada. Capacidad de entrada La impedancia de entrada de un MOS es capacitiva, Zi = Cin; Rin = ∞

La capacidad de entrada (capacidad de puerta-fuente) depende de la zona de trabajo, pero se puede considerar, Cg  CoxWL 

 ox tox

WL

Por ejemplo para un MOS de 2 µm de ES2 (European Silicon Structures) el espesor de la capa de óxido de la puerta tox=400 Å. Si el tamaño fuera L= 2µm y W= 10µm,  F Cox  ox ;  ox   r  o ;  r  3,9;  o  8,85.1014 tox cm F cm -10 tox  400 Å=400.10 m  400.10-8 cm  0, 4.10-5 cm

 ox  3,9.8,85.1014  3,5.1013

F nF 3,5.1013 Cox   8, 75.10-8 2  87,5 2 -5 cm cm 0, 4.10 F 87,5.10-9 F  87,5.10-17 8 2 10 m  m2 F fF fF Cox  87,5.10-2 .10-15  87,5.10-2  0,875 2 2 m m  m2 Cg  CoxWL  0,875.10.2  17,5 fF Cox 

C g  17,5 fF Para un inversor CMOS,

9

Cin  Cgsn  Cgsp

2.4.- Efecto de Cox y Cg con el avance de la tecnología

Como se ha comprobado anteriormente para un MOS de tecnología de 2µm y tamaño L=2µm y W=10µm de ES2 la capacidad de puerta es,

Cg  CoxWL  17,5 fF Veamos cuál sería la capacidad para una tecnología más avanzada de 1µm de ES2 y un MOS de tamaño mitad. Para esta tecnología el valor de tox=200 Å Es decir en el MOS de tecnología más avanzada todas las dimensiones (horizontales y verticales) se han reducido por un factor de 2. Es lo que se conoce como escalado total y en este caso con un factor de integración de   2 . Si L=1 µm y W=5 µm

 OX

fF  m2 tOX La capacidad por unidad de superficie COX se ha duplicado respecto a la que se obtiene fF   0,875 para tecnologías de 2µm COX .  m2   COX  COX COX 

 1 75

La capacidad de entrada del MOS sería, (L=1 µm, W=5 µm) Cg  COX  W  L  1 75 1 5  875 fF C g Resulta una capacidad mitad Cg 



Es decir el avance de la tecnología ha producido una disminución de la capacidad de puerta del MOS. Esta menor capacidad producirá menores retrasos o dicho de otra forma generará dispositivos más rápidos.

10

2.5.- Resistencia de salida de un MOS En la zona lineal, 2   VDS I D   VGS  VT  VDS   2   Consideramos en esta zona la resistencia de un MOSN aproximadamente igual a la que presenta el MOS en VDS=0 (inverso de la pendiente de las curvas características en el origen).

La conductancia de salida en VDS=0 es, dI D  lim  VGS  VT   VDS    VGS  VT  VDS  0 dV VDS  0 DS

lim

Y por tanto la resistencia que presenta el MOS sería, Rc 

1

 VGS  VT 

Resistencia del canal

El MOS se comporta como una resistencia controlable por medio de una tensión. Si ↑ => ↓RC la pendiente de las curvas características en la zona óhmica aumenta ↑VGS => ↓RC la pendiente de las curvas características en la zona óhmica aumenta W ↑ => ↓RC L ↓tox => ↓RC En la zona de saturación,

ID 



2

VGS  VT 

2

dI D  0  Re sistencia del canal VDS  0 dV DS lim

Rc    Fuente de corriente

2.5.1.- Cálculo de las resistencias de un MOS N y P

Supongamos que VGSN  VDD y VGSP  VDD La resistencia del MOSN es, 1 RN   n VGS  VT  

11

 OX W

W tOX L L La corriente en el MOS P en su zona lineal es, 2    OX WP  VDSP 2  VDSP I DSP    P VGSP  VTP  VDSP      P VGSP  VTP  VDSP   2  2  tOX LP  

 n  n

 RP 

1

 lim

VDS 0

RP  

 Kn

dI D  lim   P VGSP  VTP   VDSP    P VGSP  VTP  dVDS VDS 0 1

 P VGSP  VTP 



1

 P  VGSP  VTP



Para tecnología de 2  m , con tox=400 Å y tamaños iguales Ln=Lp=2  m ; Wn=Wp=10  m

 ox   r · 0  r  3,9  0  8,85·10

n  580 cm 2 V ·s 14

Cox 

F cm

 ox tox

K n  n

 p  230 cm 2 V ·s

 87,5·1017 F  m 2  8, 75·108 F cm 2

 ox tox

 n Cox  580

cm 2 F · ; V ·s cm 2 1 A·s K n  5, 075·105 · V ·s V K n  5075·108

K n  50, 75·106 Kp  p

 ox tox

cm 2 ·8, 75·108 F cm 2 volt ·s

como F 

A·s ; V

W A 1   n  K n · n  Rn  2  n VDD  VTN  V Ln

 20,1·106

Wp A 1  p  Kp·  RP   2 V Lp  P VDD  VTP

Si VDD=5 V, VTP= -1 V, VTN= 1 V, Ln=Lp=2  m Wn=Wp=10  m

12



RP  

RP   Rn 

1

 P  VDD  VTP  1

 P  VDD  VTP 1

 n VDD  VTN 









1  P  5  (1)  1

4 P

1 4 N

W  Kn 5 L W P  KP  Kn 5 L

n  Kn

RP 

1 1 106  4·5·K P 4·5 20,1 RP  2, 48 k

1 1 106 Rn   4·5·K n 4·5 50, 75 Rn  985, 2 

2.5.2.- Cálculo de resistencias MOSN y MOSP para distintas relaciones de W/L

Supongamos los siguientes casos, a) VDD = 5 V

VTN = | VTP | =1 V

b) VDD =2,5 V

VTN = | VTP | =0,5 V

R

1

 VDD  VT   ox

n  Kn

Wn Ln

K n  n

p  Kp

Wp

Kp  p

Lp

a) Para VDD = 5 V

tox

 ox tox

 250 106

A V2

 70 106

A V2

VTN = | VTP | =1 V

13

Rn 

Rn 

1 1  4   n 4  K Wn n Ln 1 106 1 1 1     Rn  103   k  Wn 4 250 Wn Wn Wn 4  Kn Ln Ln Ln Ln 1

Rn 

Rp   Rp 

1 k Wn Ln

1

 p  VGS  VTP 



1 ;  p   VDD  VTP 

1 1   Rp   p   5   1  4   p Rp 

Rp 

1

 p  VDD  VTP 6

1

1 10 1    4 70 W p 4 Kp Lp Lp Wp



3.57 k Wp Lp

Para distintas relaciones de W/L, 1

W/L

2

3

4

Rn

1 kΩ

0,5 kΩ

0,33 kΩ

0,25 kΩ

0,2 kΩ

Rp

3,57 kΩ

1,78 kΩ

1,19 kΩ

0,89 kΩ

0,71 kΩ

b) Si VDD =2,5 V y VTN = | VTP | =0,5 V Rp 

5

1

 p VDD  VTP



Rp 



1 2 p



1 2K p

Wp Lp

7,14 k Wp Lp

14



106 W 2  70 p Lp





Rn 

Rn 

1

 n VDD  VTN 



1 2n



103 1 2  k  k Wn 500 Wn Ln Ln Rn 

1 W 2  Kn n Ln



106 W 2  250  n Ln





2 k Wn Ln

Para distintas relaciones de W/L, 1

2

Rn

2 kΩ

1 kΩ

0,66 kΩ

0,55 kΩ

Rp

7,14 kΩ

3,56 kΩ

2,38 kΩ

1,78 kΩ

W/L

3

4

3.- INVERSOR CMOS

Está formado por dos MOS de acumulación, uno de canal n que es el elemento activo y otro de canal p que actúa como carga.

B Substrato B conectado a VDD en el MOSP y a masa en el MOSN. Β conectado a la fuente S de cada MOS (salvo que la fuente esté a otro potencial). En los circuitos integrados no siempre es posible conectar el substrato B a la fuente de cada MOS. Hay que determinar Vo para los niveles lógicos de entrada: - Vin nivel bajo (0 V) - Vin nivel alto (VDD) A) Si Vin = 0 V 15

La tensión VGSN = 0  VGSN < VTN  no hay canal, está en OFF y la ID es nula.

En el MOSP VGSP =Vin-VDD=-VDD  VGSP VTN  el MOSN tiene canal, está en ON y podría conducir. VGSP =Vin-VDD= VDD-VDD =0 V VGSP >VTP el MOSP no tiene canal, está en OFF y por tanto no puede conducir con lo que la corriente que circula por el MOSN es también nula. Al ser nula la corriente la caída de tensión en el MOSN es nula y por tanto la Vo=VDSN=0 V

16

En este caso la impedancia de salida ROL es la que presenta el MOSN. Las resitencias de salida del inversor CMOS tanto a nivel alto como a nivel bajo son superiores a las que presenta un circuito bipolar saturante a nivel bajo (transistor de salida en saturación). Vi 0V VDD

Vi 0 1

Vo VDD 0V

Vo 1 0

Los circuitos equivalentes ideales y reales para el inversor CMOS son,

Para una VDD = 10v. La potencia estática consumida de la fuente es,

Pestatica  VDD  I  VDD 

( ON y OFF )

VDD 102   105 mW  10 nW 104  M   104 103

Debido a las cargas capacitivas, cuando la salida cambia hay una corriente de carga o descarga que aumenta el consumo en la conmutación. El consumo aumenta directamente en la frecuencia de conmutación. Si consume 1 mW a 500 kHz a 1 MHz el consumo es de 2 mW. Para la fabricación de circuitos integrados CMOS partiendo del circuito lógico se realizará su layout con las herramientas de diseño adecuadas (diseño fullcustom o semicustom). Los ficheros generados en el diseño contendrán la información suficiente para que el fabricante de circuitos integrados genere las diferentes máscaras necesarias para fabricar el chip. Por ejemplo para el diseño de un inversor (5) un resumen de las diferentes fases es,

17

El layout del inversor está compuesto por rectángulos que corresponden a las diferentes capas del chip como pueden ser las difusiones n o p, el polisilício, los contactos, las capas de metal etc.

La sección ideal del chip es,

Una sección más acorde con la realidad podría ser,

Un resumen de las máscaras de fabricación del inversor y las secciones generadas del mismo son,

18

19

20

3.1.- INVERSOR CMOS. CARACTERÍSTICAS DE TRANSFERENCIA

VGSN = Vin VDSN = Vo VDD  VSDP  VDSN  VDSP  VDSN VDSP  VDD  VDSN VDSP  VDD  Vo

VDD  VSGP  VGSN VDD  VGSP  VGSN ; VGSP  VGSN  VDD  Vin  VDD El objetivo es encontrar la variación de Vo en función de la tensión de entrada Vin aplicada. La representación de las curvas características de los dos transistores es la indicada en la figura de una forma superpuesta. Los dos transistores MOS podrán estar en una de las tres posibles regiones de funcionamiento, corte, lineal y saturación. Las condiciones para estar en estas zonas de trabajo de ambos transistores son, Z. CORTE

VGSN < VTN MOSN Vin < VTN VTN > 0 V

MOSP

VGSP > VTP Vin – VDD > VTP Vin > VTP + VDD VTP < 0 V

Z. LINEAL

Z. SATURACION

VGSN > VTN Vin > VTN VDSN < VGSN-VTN VGDN > VTN Vin - Vo> VTN

VGSN > VTN Vin > VTN VDSN > VGSN-VTN VGDN < VTN Vin - Vo < VTN

VGSP < VTP Vin < VTP + VDD VDSP > VGSP -VTP VGDP < VTP Vin - Vo< VTP

VGSP < VTP Vin < VTP + VDD VDSP < VGSP -VTP VGDP > VTP Vin - Vo> VTP

21

VGSN = Vin VDSN = Vo VGSP = Vin – VDD VDSP = Vo - VDD La función de transferencia del inversor Vo =f(Vin) puede dividirse en cinco zonas Región I

0 < Vin < VTN

El MOS N está en OFF y el MOS P está en la zona lineal, pero no circula corriente pues IDSN = 0 => IDSP =0 VGSP varia en el margen de –VDD hasta –VDD+VTN. Un punto de funcionamiento típico es el punto A indicado en la gráfica. La tensión de salida Vo será Vo = VDSP + VDD , como VDSP = 0 Vo =VDD . Región II

VTN < Vin < Vinv =

VDD 2

En esta zona el MOSN está saturado y el MOSP está en la zona lineal. => Hay corriente en los MOS. Vinv es la tensión lógica normal del inversor, Vinv es la tensión de salida cuando Vin =VO. Un punto de funcionamiento típico es el punto B de la gráfica. El MOSN se encuentra en la región de saturación mientras que el MOSP permanece en su zona lineal. La corriente a través de los MOS aumenta y la tensión de salida Vo disminuye rápidamente. El circuito equivalente para el inversor es esta zona puede representarse por una resistencia para el transistor MOSP y por una fuente de corriente para el MOSN.

La corriente de saturación para el MOSN, IDSN, es, I DSN 

n 2

 n  n 

 VGSN  VTN   2

n 2

 Vin  VTN 

 r   o Wn tox



Ln 22

2

La corriente del MOSP es: 1 2   I DSP    p VGSP  VTP  VDSP  VDSP  2  VGSP  Vin  VDD VDSP  Vo  VDD

1 2  I DSP    p Vin  VDD  VTP Vo  VDD   Vo  VDD   2  

p  p 

 r  o Wp tox



Lp

Como las corrientes en los dos MOS son iguales I DSN   I DSP

La tensión de salida Vo puede ser expresada como,   V 2 2   Vo  Vin  VTP   Vin  VTP   2  Vin  DD  VTP  VDD  n Vin  VTN   2 p    

Región III

1/ 2

Vin  Vinv

Ambos transistores están en saturación, las corrientes por los MOS alcanzan el máximo valor y la tensión de salida cae rápidamente. Un punto de funcionamiento típico es el punto C de la gráfica.

I DSN 

n 2

I DSP  

VGSN  VTN 

p 2

2

VGSP  VTP 

2

23

Teniendo en cuenta que I DSN   I DSP y además VGSN  Vin ; VGSP  Vin  VDD Igualando las corrientes, I DSN   I DSP

n 2

Vin  VTN 

2



p 2

Vin  VDD  VTP 

2

n  Vin  VTN   Vin  VDD  VTP p

n n Vin   V  Vin  VDD  VTP  p  p TN  n  n Vin 1    VDD  VTP   VTN   p  p  VDD  VTP  VTN Vin  1

n p

n p

Si  n   p  esto implica utilizar distintos tamaños para los dos transistores MOS. VDD  VTP  VTN 2 Si además las tensiones umbrales de los MOS son iguales -VTP = VTN Vin 

VDD V Función de transferencia simétrica respecto a DD 2 2 V Esto supone que en la región III existe un valor único de Vin  DD . 2 Los posibles valores de Vo en esta región pueden deducirse teniendo en cuenta que ambos MOS están saturados. Vin 

VDSN  VGSN  VTN  VGDN  VTN

MOS N (sat)

Vin  Vo  VTN  Vo  Vin  VTN Vo  VDSP

MOS P (sat)

VDD V  VTN , si Vin  DD 2 2  VGSP  VTP  VGDP  VTP

Vin  Vo  VTP  Vo  Vin  VTP Vo 

VDD  VTP 2

24

, si Vin 

VDD 2

Vin  VTN  Vo  Vin  VTP Si Vin 

VDD , 2 VDD V  VTN  Vo  DD  VTP 2 2

La región III existe para un solo valor de Vin y un margen de valores de Vo. Se ha supuesto que el MOS en saturación se comporta como una fuente ideal de corriente, siendo la corriente drenador-fuente independiente de VDS . En realidad, en saturación cuando VDS aumenta también IDS aumenta ligeramente, por lo que la región III tiene una pendiente finita. El aspecto a hacer notar en la región III es que existen dos fuentes de corriente en serie, lo que supone una condición inestable. Por tanto una pequeña señal de entrada tiene un gran efecto en la salida. Esto hace que la transición de la salida sea muy abrupta, lo que contrasta con el inversor NMOS. VDD  VTP  VTN La expresión Vin  1

n p

n p

Es particularmente útil ya que proporciona la base para definir la tensión umbral de la puerta Vinv , que corresponde al estado cuando Vo  Vin

Región IV

Vinv 

VDD  Vin  VDD  VTP 2

El MOSP está en saturación y el MOSN está en zona lineal. Tanto las corrientes de drenador como la tensión de salida continúan disminuyendo. Un punto de funcionamiento puede ser el D. El circuito equivalente para esta región es,

25

I DSP   VGSP

VGSN

VGSP  VTP 

2

2  Vin  VDD

I DSP   I DSN

p

p

Vin  VDD  VTP 

2

2 2   VDSN   n VGSN  VTN  VDSN   2    Vin ; VDSN  Vo

 V2 I DSN   n Vin  VTN  Vo  o  2   I DSP   I DSN siendo Vo,

  2 2 Vo  Vin  VTN   Vin  VTN   p Vin  VDD  VTP   n   Región V

1

2

VDD  VTP  Vin  VDD

El MOSP está en corte y el MOSN está en su zona lineal. Un punto de funcionamiento típico es el punto E. La caída de VDS en el MOS N es despreciable y por tanto Vo = 0 V.

La curva característica de transferencia Vo  f Vin  , y el consumo de corriente del inversor I DD  f Vin  se indican a continuación.

26

En la curva característica de transferencia puede observarse que la transición entre los dos estados es muy abrupta, lo que es deseable pues mejora la inmunidad al ruido. Resumen de funcionamiento del inversor CMOS, REGIÓN I II

CONDICIÓN Vin  VTN V VTN  Vin  DD 2 V Vin  DD 2

MOSP Lineal Lineal

MOSN OFF

SALIDA V0 VDD

Saturado (Vin  1)  15  6·Vin

Saturado

Saturado

Saturado

Lineal

IV

VDD  Vin  VDD  VTP 2

VDD 2 (Vin  1)  6·Vin  15

V

VDD  VTP  Vi  VDD

OFF

Lineal

0V

III

Parámetros supuestos VDD=5 V; VTN=1 V; VTP =-1 V; n=p La característica de la corriente contrasta con la que se obtiene en un inversor NMOS, donde circula corriente si la entrada se mantiene a nivel alto. El inversor CMOS no absorbe corriente (salvo corrientes de fugas) en ninguno de los estados estables de la salida. Por lo que CMOS tiene una ventaja respecto a otras familias como NMOS, en cuanto al consumo de potencia. Ya que la corriente circula solo durante la conmutación. Los circuitos CMOS presentan un consumo dinámico que aumenta con la frecuencia de la señal de entrada. Obtengamos mediante simulación Spice las funciones de transferencia de,

27

Vo  f Vi  e I DD  g Vi 

para el caso de un inversor de 2µm con tamaños de los MOS diferentes para que la función de transferencia esté aproximadamente centrada en VDD/2. El fichero CIR es, INVERSOR 2U C=0F *Archivo INVER_VOVI.CIR *Relacion K=Bn/Bp = 1. Como un/up=2.5 => Wp/Wn=2.5 VDD 100 0 5V Vin 1 0 DC 0V MOSN OUT 1 0 0 MODN2 L=2U W=8U MOSP OUT 1 100 100 MODP2 L=2U W=20U .DC Vin 0 5 0.1 .LIB MODMOS.LIB .PROBE .END

Como puede apreciarse la función de transferencia no está exactamente centrada en VDD/2. Esto es debido a que a pesar de emplear tamaños de MOS distintos los modelos de los MOSP y MOSN no tienen el mismo valor de la tensión umbral (módulo). Tampoco la característica es vertical en el centro y ello es debido a que las corrientes de saturación realmente dependen de la VDS. Se podrían obtener las curvas características del MOSN mediante simulación Spice. El fichero CIR es, CARACTERISTICAS MOS DE 2U *Fichero MOS2UA.CIR VDS 1 0 DC 0V VGS 2 0 DC 0V MOSN 1 2 0 0 MODN2 L=2U W=5U .DC VDS 0 5 0.01 VGS 0 5V 1

28

.LIB MODMOS.LIB .PROBE .END

3.1.1.- Influencia de n/p en la característica de transferencia

La tensión umbral viene definida por el estado en el cual Vin=V0 y depende de n/p. La disminución de n/p desplaza la zona de transición hacia la derecha. No obstante la transición de Vo, permanece abrupta y por tanto las características de conmutación no se ven afectadas. Simulemos un inversor y mediante un análisis paramétrico se hace variar la anchura del MOSP para ver los efectos de la función de transferencia. Fichero CIR, INVERSOR 2U parámetro Wp *Función de transferencia *Archivo INV2Uparam.CIR VDD 100 0 5V Vin 1 0 M1 OUT 1 0 0 MODN2 L=2U W=8U M2 OUT 1 100 100 MODP2 L=2U W={Wp} .STEP PARAM Wp 4U 32U 4U .PARAM Wp=4U .DC Vin 0 5 0.1 .LIB MODMOS.LIB .PROBE .END

29

La temperatura también influye en la función de transferencia. Las tensiones umbrales VTN y VTP disminuyen ligeramente al aumentar la temperatura (VTP se hace más negativa). Por lo que al aumentar la temperatura en la región I se reduce, mientras que la región V aumenta. El resumen es que la característica de transferencia se desplaza hacia la izquierda cuando la temperatura aumenta. Un aumento de 50º hace disminuir las tensiones umbrales en 200 mV cada una, lo que acusará un desplazamiento de 400mV en la tensión umbral de entrada Vinv. 3.2.- CARACTERÍSTICAS DE CONMUTACIÓN DE UN INVERSOR CMOS CON CARGA CAPACITIVA

La velocidad de conmutación de un circuito lógico CMOS está limitada por el tiempo empleado en cargar y descargar una carga capacitiva CL. Esta capacidad es equivalente a la capacidad de entrada de los circuitos CMOS que actúan como carga. También están incluidas en CL la capacidad de salida del inversor y la capacidad de routing de las líneas de interconexión. Una transición en la entrada origina una transición en la salida que carga CL hacia VDD o la descarga hacia Vss. Debido a la carga capacitiva habrá un consumo adicional en la conmutación. Vamos a desarrollar modelos sencillos que descubren las características de conmutación de un inversor CMOS.

30

Al tener aplicado en Vi=0 V (régimen permanente) el MOSN estará en OFF, el MOSP en su zona lineal pero con corriente nula, la caída de tensión en el P es nula y por tanto Vo=VDSN=VDD, el punto de funcionamiento del MOSN en esta situación es el indicado con X1 en sus curvas características. Al aplicar en t=0+ Vi=VDD => VGSN=VDD como Vo no puede cambiar instantáneamente debido a la carga capacitiva CL, la Vo en este instante será Vo=VDD, por lo que el punto de funcionamiento del MOSN en t=0+ es el indicado como X2. Es decir el MOSN está saturado y está caracterizado por, VDS=V0=VDD VGS=VDD En esta situación, el MOSP está en OFF ya que su VGSP=VDD-VDD=0 V y por tanto no tiene canal. El condensador se irá descargando (la salida Vo disminuyendo), hasta que en régimen permanente la Vo=0. El punto de funcionamiento del MOSN se irá desplazando desde X2 a X3 pasando por la zona de saturación y por su zona lineal. En régimen permanente no circulará corriente por el condensador y además como el MOSP tiene VGSP=0 V está en OFF, el MOSN estará en la zona lineal con una intensidad también nula, punto X3. Durante la transición del MOSN entre los puntos de funcionamiento X2 y X3, el transistor N inicialmente está saturado y en una segunda fase está en la zona lineal. El límite entre estas dos zonas está dado por, 31

VDSN=VGSN-VTN (línea discontínua) En la zona de saturación, VDSN>VGSN-VTN => Vo >VDD-VTN

En la zona lineal, VDSN Vo Wn  W p  500  m , las betas serán también 100 veces mayores con lo que los tiempos de subida y bajada serán 100 veces menores, tf 

4CL  nVDD

 n  nCOX

W  n COX 500 L

Como  n es 100 veces mayor  t f y tr 100 veces menor que si se usa el tamaño de 5 m

t f  15, 7 ns 102  0,157 ns tr  40ns 102  0, 4 ns tr  0, 4 ns tf  0,157 ns

Veamos la respuesta de un inversor de tecnología 2 µm para diferentes cargas capacitivas CL=0, CL=5 pF y CL=25 pF. Se observarán en la simulación Spice los retrasos producidos en la Vo, así como las corrientes de cortocircuito y las de carga y descarga de CL El fichero CIR empleado para el caso de CL =5 pF es, INVERSOR 2U C=5pF *Archivo INV2UC.CIR *Relacion K=Bn/Bp = 1. Como un/up = 2.5 => Wp/Wn = 2.5 VDD 101 0 5V Vin 1 0 + PULSE ( 0 5 0 10n 10n 1u 2u ) M1 4 1 0 0 MODN2 L=2U W=8U M2 4 1 101 101 MODP2 L=2U W=20U C1 4 0 5pF .TRAN 0.01U 4U .LIB MODMOS.LIB .PROBE .END

39

Inversor sin carga CL=0

Inversor con carga CL=5 pF

40

Inversor con carga CL=25 pF Para un carga de CL=25 pF pero a una frecuencia de conmutación superior, por ejemplo f=2 MHz los tiempos de retraso serán más significativos comparados con el período de la señal y la salida justamente llega al nivel alto y bajo 5 V y 0 V. Los resultados de la simulación Spice para este caso se indican a continuación,

Se pueden comparar los efectos de los tamaños de los MOS en los tiempos de subida y bajada. Si los tamaños son iguales las β serán distintas siendo menor la del MOSP por lo que el tiempo de subida será más lento. Por el contrario si la anchura del MOSP es mayor (2,5 veces) que la del MOSN las β serán iguales y los tiempos de subida y bajada serán aproximadamente iguales. A continuación se indican los ficheros CIR para ambos casos y los resultados de las simulaciones Spice.

41

INVERSOR 2U C=25pF *Tamaños iguales => tr>tf *Archivo INV2Ud2.CIR *Relacion K=Bn/Bp = 2,5 VDD 100 0 5V Vin IN 0 PULSE ( 0 5 0 10n 10n 1u 2u ) MOSN OUT IN 0 0 MODN2 L=2U W=8U MOSP OUT IN 100 100 MODP2 L=2U W=8U C1 OUT 0 25pF .TRAN 0.01U 4U .LIB MODMOS.LIB .PROBE .END

INVERSOR 2U C=25pF *Tamaños distintos Wp=2,5Wn => tr=tf *Archivo INV2Ud3.CIR *Relacion K=Bn/Bp = 1 VDD 100 0 5V Vin IN 0 PULSE ( 0 5 0 10n 10n 1u 2u ) MOSN OUT IN 0 0 MODN2 L=2U W=8U MOSP OUT IN 100 100 MODP2 L=2U W=20U C1 OUT 0 25pF .TRAN 0.01U 4U .LIB MODMOS.LIB .PROBE .END

42

3.2.5.- Efecto de la escala de integración en tr y tf

Si se utilizan tecnologías más avanzadas las dimensiones del inversor se reducen, los tiempos de conmutación disminuyen con el cuadrado del factor de escalado (para un escalado total). Por ejemplo supongamos que se produce una reducción del tamaño (escalado total) por un factor α. 4CL tamaño W, L; espesor tox tr   pVDD Con el nuevo tamaño W  

W



; L 

L



  ; tOX

tOX



La capacidad de entrada es,   Cgp    Coxn   Coxp  W L CL  Cgn   Coxp

  Coxn

 ox  tox

 ox  tox



 ox



  ox

tox

tox

  Coxp

  Coxn



CL   Coxp   Coxn  W L    Coxp  Coxn  W L    Coxp  Coxn  Como  p   p

 ox W tox L

43

W L

 

  CL

W L

 



CL



 p   p

 ox W   L tox

 p

 ox

W

tox L



   p 

C 4 L 4CL   1 4CL  tr   pVDD  pVDD  2  pVDD

tr 

1



2

tr

El tiempo de subida se reduce por α2.

Lo mismo sucede para t f , el tiempo de bajada también se reduce por α2. Como se verá más adelante con objeto de reducir el consumo de potencia se emplean alimentaciones menores. Evidentemente esto se traducirá en que si se reduce VDD las familias serán más lentas (tr y tf mayores y tPLH, tPHL mayores). * Efecto de la escala de integración en la velocidad de los dispositivos CMOS Si por ejemplo simulamos (simulación Spice) una cadena de 3 inversores de 2 μm y otra de 1 μm, reduciendo proporcionalmente las dimensiones de los MOS de 1 μm, se observará que efectivamente es más rápida la cadena de inversores formada con MOS de 1 μm. La capacidad de carga de la cadena debe ser consecuente con la tecnología, es decir en el caso de la cadena de 2 µm la CL será de valor doble que la de 1 µm.

El fichero CIR de los inversores de 2 μm es el siguiente, CADENA INVERSORES MOS DE 2um * *Fichero CADMOS2U_b.cir VDD 101 0 DC 5v Vin 1 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns) ******************* * INVERSOR 1 MP1 2 1 101 101 MODP2 L=2U W=10U MN1 2 1 0 0 MODN2 L=2U W=4U ******************* * INVERSOR 2

44

MP2 3 2 101 101 MODP2 L=2U W=10U MN2 3 2 0 0 MODN2 L=2U W=4U ******************* * INVERSOR 3 MP3 4 3 101 101 MODP2 L=2U W=10U MN3 4 3 0 0 MODN2 L=2U W=4U ******************* *CARGA CAPACITIVA CL 4 0 24.5fF *Equivalente a un inversor del mismo tamaño .LIB MODMOS.LIB .TRAN 0.1ns 8ns .PROBE .END

Los resultados de la simulación Spice son,

El fichero CIR de los inversores de 1 μm es el siguiente, CADENA INVERSORES MOS DE 1um * *Fichero CADMOS1U_b.cir VDD 101 0 DC 5v Vin 1 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns) ******************* * INVERSOR 1 MP1 2 1 101 101 MODP1 L=1U W=5U MN1 2 1 0 0 MODN1 L=1U W=2U ******************* * INVERSOR 2 MP2 3 2 101 101 MODP1 L=1U W=5U MN2 3 2 0 0 MODN1 L=1U W=2U ******************* * INVERSOR 3 MP3 4 3 101 101 MODP1 L=1U W=5U MN3 4 3 0 0 MODN1 L=1U W=2U

45

******************* *CARGA CAPACITIVA CL 4 0 12.25fF *Equivalente a un inversor del mismo tamaño .LIB MODMOS.LIB .TRAN 0.1ns 8ns .PROBE .END

Los resultados de la simulación Spice son,

Comparando los resultados de ambas simulaciones se puede apreciar que efectivamente la cadena de inversores de 1µm tiene unos tiempos de propagación menores y por tanto esta tecnología es más rápida. También los tiempos de subida y bajada se reducirán en los inversores de 1μm pues sus βn y βp aumentan (y el CL como se ha dicho también es menor). 1 Los tr y tf se reducen por el factor 2 .



tr 

4CL  pVDD

4CL tf   nVDD

CL  COX (Wn Ln  W p Lp )

3.3.- DISEÑO DE CIRCUITOS INVERSORES PARA ATACAR UNA CARGA CAPACITIVA ALTA CL CON EL MÍNIMO RETRASO

Cuando hay que cargar y descargar elevadas capacidades (Fan-out alto, o líneas de conexión muy largas) los tiempos de subida y bajada aumentan.

46

Para disminuir estos tiempos se pueden emplear transistores MOSP y MOSN de mayores anchuras ya que pueden entregar corrientes más altas (β mayores) y por tanto la carga y descarga será más rápida. Cuando un MOS se diseña con una mayor anchura, su capacidad de entrada aumenta en ese factor y su corriente también lo hace por el mismo factor. La capacidad de entrada produce retrasos en la señal de entrada haciéndola más lenta, por lo que no se puede aumentar libremente el tamaño sin tomar precauciones. Existen estudios sobre cómo diseñar una cadena de inversores para atacar una fuerte carga capacitiva CL con el mínimo retraso de propagación. De acuerdo con la fuente (2) el mínimo retraso se obtiene con una cadena de N inversores y con unos tamaños (anchuras de los MOS P y N de cada inversor) multiplicados por potencias del factor A. A1Wp1 ; A2Wp1 ; A3Wp1 ; ... ANW p1 A1Wn1 ; A2Wn1 ; A3Wn1 ; ... ANWn1 Los valores de A y N se obtienen de acuerdo con las expresiones, C  A L   Cin1 

C N  ln L Cin1

1

N

Donde Cin1 es la capacidad de entrada que presenta el primer inversor. La cadena de inversores con tamaños crecientes (sus anchuras) es, 1

A Wp1 1

A Wn1

2

A Wp1 2

A Wn1

N 1

3

A Wp 1

A Wp 1 N 1

3

A Wn1

A Wn1

N

A Wp 1 N

A Wn1

Supongamos que se parte de un inversor de tecnología 1μm (tox = 200 Å), y de tamaño Ln=Lp =1 μm, Wn=4 μm, Wp=10 μm y tenemos una carga CL = 10 pF Se desea determinar el número de etapas N y el factor multiplicador A de la cadena de inversores para obtener el mínimo retraso de la señal en la carga. La capacidad de entrada de la primera etapa es, Cin1  Cgp  C gn Cin1  COX Wn Ln  W p Lp 

47

Cox 

 ox tox

 1, 75

fF  m2

Cin1  1, 75  4  10   24,5 fF

El número de etapas necesario es, N  ln

CL 10 pF 10.000 fF  ln  ln  6, 01  N  6 etapas Cin1 24,5 fF 24,5 fF

El factor multiplicador resulta, C  A L   Cin1 

1

N

 10.000     24,5 

1

6

  408,16 

1

6

 2, 72

Por tanto los tamaños de los inversores de las 6 etapas son, Nº Etapa Wp (μm) Wn (μm)

1 10 4

2 27,2 10,88

3 73,9 29,6

4 201 80,5

5 546,7 219

Se pueden comprobar los resultados de este ejemplo mediante simulación. El fichero CIR de la cadena de inversores con los tamaños calculados es, CADENA INVERSORES MOS DE 1um *NUMERO OPTIMO PARA UNA CL=10pF *N=6 y FACTOR MULTIPLICADOR A=2.72 *Fichero CADMOS1U_N_A_CL_2.cir VDD 101 0 DC 5v Vin 1 0 PULSE (0 5 0 0.5ns 0.5ns 10ns 20ns) ******************* * INVERSOR 1 MP1 2 1 101 101 MODP1 L=1U W=10U MN1 2 1 0 0 MODN1 L=1U W=4U ******************* * INVERSOR 2 MP2 3 2 101 101 MODP1 L=1U W=27U MN2 3 2 0 0 MODN1 L=1U W=11U ******************* * INVERSOR 3 MP3 4 3 101 101 MODP1 L=1U W=74U MN3 4 3 0 0 MODN1 L=1U W=30U ******************* * INVERSOR 4 MP4 5 4 101 101 MODP1 L=1U W=201U MN4 5 4 0 0 MODN1 L=1U W=80.5U ******************* * INVERSOR 5 MP5 6 5 101 101 MODP1 L=1U W=547U

48

6 1487 595,7

MN5 6 5 0 0 MODN1 L=1U W=219U ******************* * INVERSOR 6 MP6 7 6 101 101 MODP1 L=1U W=1487U MN6 7 6 0 0 MODN1 L=1U W=596U ******************* *CARGA CAPACITIVA CL 7 0 10pF .LIB MODMOS.LIB .TRAN 0.1ns 40ns .PROBE .END

Los resultados de la simulación Spice son,

3.4.- CONSUMO DE POTENCIA EN CMOS

La potencia consumida en un circuito integrado CMOS tiene tres componentes que son, 1) Consumo estático debido a las corrientes de fugas. 2) Consumo dinámico debido a la carga y descarga de las cargas capacitivas. 3) Consumo dinámico debido a la corriente transitoria de conmutación denominada corriente de cortocircuito. Para el estudio consideramos un inversor CMOS 3.4.1.- Disipación Estática

Si Vin=0 V el MOSN está en OFF y el MOSP en ON (zona lineal), la tensión de salida es Vo = “1” ya que la caída de tensión en el MOSP es 0 V.

49

Cuando la entrada es Vin = “1”, el MOSP está en OFF y el MOSN está en ON (Zona lineal) siendo su salida despreciable y por tanto Vo =”0”. Siempre hay un MOS en OFF independientemente del estado lógico de la puerta. Como no existe corriente por puerta y tampoco circula corriente entre VDD y VSS la corriente de reposo (estado estable) y por tanto la potencia consumida es nula. No obstante, existe una pequeña disipación estática debido a la corriente inversa de fugas. Podemos modelizar el MOS de modo que se puedan observar las uniones pn (diodos parásitos) para un inversor CMOS. Si el substrato es tipo P,

Las difusiones de fuente y drenador del MOS N y el substrato P, así como las difusiones de fuente y drenador del MOS P y el pozo N forman diodos parásitos que se han representado en la figura. En el modelo el diodo D1 es un diodo parásito entre el pozo N y el substrato P. La situación de las uniones PN que se crean en el inversor es, D1 siempre está polarizado en inverso y contribuye al consumo estático D2 ó D3 están en inverso si Vo = 0 V ó Vo = VDD D4 y D5 están siempre cortocircuitados y no influyen en el consumo. Por su mayor tamaño el diodo D1 es el que más contribuye a la corriente de fugas ya que ésta depende de la superficie de la unión. Solamente los diodos parásitos que están polarizados inversamente contribuyen a la disipación estática y ésta es el producto de la tensión de alimentación por la corriente de fugas. Una estimación útil es considerar una corriente de fugas de 0,2 nA – 0,4 nA por puerta a temperatura ambiente. Por ejemplo la disipación estática debida a las fugas para un inversor trabajando a 5 V está comprendida entre1-2 nW.

50

3.4.2.- Disipación dinámica debido a la carga capacitiva

Durante la transición de 0 a 1 ó de 1 a 0 ambos transistores están en ON por un corto periodo de tiempo. Esto produce un estrecho pulso de corriente desde VDD a VSS es la denominada corriente de cortocircuito. La corriente también es requerida para cargar y descargar la capacidad de carga CL. Esta segunda corriente es generalmente el término dominante. La disipación dinámica puede modelarse suponiendo que el tiempo de subida y bajada del pulso de entrada es mucho menor que el periodo.

La potencia dinámica media Pd disipada durante la conmutación de una señal cuadrada de entrada Vin, teniendo un periodo T está dada por, T  1  T2 Pd    i p v p dt  T in vn dt  T 0 2 

Pd  Pdp  Pdn Durante 0-T/2 se disipa potencia en el MOSP y se almacena energía en el condensador de carga CL. Durante T/2-T se descarga en el condensador y se disipa potencia en el MOSN

51

1º) Desde 0 a T/2 i p  CL

V p  VDD  V0

dV0 dt

dV 1 T2 1 T2 Pdp   i p v p dt   CL 0 (VDD  V0 )dt  0 0 T T dt VDD

V0 2  CL (VDD  V0 )dV0  (VDDV0  ) 2 0 T

C  L T



Pdp 

CL V 2 CV 2 (VDD 2  DD )  L DD 2 2T T

VDD

0



2º) Desde T/2 a T Pdn 

dV0 C 1 T 1 T V0 dt   L T in vn dt   T CL   T 2 T 2 dt T



0

VDD

V0 dV0

0

C V2 CV 2 Pdn   L 0   L DD T 2 V 2T DD Por tanto la potencia media disipada Pd, Pd  Pdp  Pdn 

2 CLVDD 2  CLVDD f T

La potencia dinámica media es proporcional a la energía requerida para cargar y descargar la carga capacitiva. Sin embargo el hecho más importante a hacer notar es que la potencia disipada es proporcional a la frecuencia de conmutación, pero es independiente de los parámetros tecnológicos de los MOS N y P (aunque CL depende de ellos). La potencia total disipada será la suma de la estática más la dinámica (carga y descarga más cortocircuito) PTOTAL=Pe+ Pd +Pcortocircuito 52

La potencia consumida en CMOS depende de la tecnología (CL) CL disminuye con el factor  de la escala de integración. También la potencia consumida es proporcional al cuadrado de la tension VDD2, por eso para reducir el consumo de potencia cada vez se tiende más a alimentar los circuitos integrados con tensiones menores como por ejemplo 3 V e inferiores (familias lógicas de baja tensión). Esto es especialmente importante en equipos portátiles alimentados con baterías. La reducción de VDD=5 V a VDD=3 V reduce el consumo de potencia en 1  3 Veamos el consumo medio de potencia Pd de un inversor CMOS de tecnología 1µm. Suponemos que está cargado con una carga equivalente a la Cin del inversor. W = 5 m, L= 1 m, tox = 200 Å, f = 1 MHz, VDD = 5 V CL  Cin  Cgp  Cgn  8,5  8,5 fF  17 fF 2 Pd  CLVDD f  17( fF )25(V 2 )106 ( Hz )

Pd  425.1015.106 ( FV 2 Hz )  W Pd  0, 425.1015.109  0, 425.106 W  0, 425 W Esto implica una intensidad media consumida de la fuente Icc, 1 T VDD i (t )dt  VDD I CC T 0 Pd  5 I CC  0, 425 W ;  I CC  0, 0885  A  85 nA Pd 

Para otras frecuencias de trabajo las potencias y la corriente medias consumidas resultan, f

2 MHz

3 MHz

10 MHz

100 MHz

Pd

0,85 W

1,275 W

4,25 W

42,5 W

Icc

170 nA

255 nA

0,85 A

8,5 A

No todos los nudos de un circuito conmutan a la frecuencia del sistema, dependerá de la actividad del nudo. Si el inversor trabaja en un sistema que funciona a una frecuencia fCLK y que la probabilidad de que dicho nudo conmute en un periodo de reloj es  (actividad del nudo), la potencia que dicho inversor consume al conmutar la capacidad CL es, 2 Pd   CLVDD fCLK Si consideramos todos los nudos del circuito, el consumo dinámico total es, n

Pd _ total   ( i Ci )VDD 2 fCLK i

53

3.4.3.- Consumo dinámico debido a la corriente de cortocircuito

Si se considera que la señal aplicada a la entrada del inversor es real, es decir que tiene un tiempo de subida y de bajada no nulo, al producirse las transiciones de Vin existirá una corriente que circulará por los dos MOS entre VDD y VSS que se denomina corriente de cortorcircuito ISC (short-circuit current) (1). Esto ocurre independientemente de la capacidad de carga que por otra parte influirá en el valor máximo de la corriente de cortocircuito. Suponemos que, CL=0, el tamaño de los transistores es tal que n=p= (más ancho el MOSP) y las tensiones umbrales VTN=|VTP|=VT

El tiempo que tarda Vin en pasar de 0 V a VDD es  y lo consideramos igual al que tarda en pasar de VDD a 0 V. Para Spice ( tal como se define este tiempo en señales de tipo pulse)  serían tr y tf de la señal pulse. = tr = tf = trf La potencia media de cortocircuito será, Pscm 

1 T VDD I SC (t )  VDD I SCM T 0

54

Hasta que Vin no supere VTN=VT para tVTN=VT conducen ambos MOS. El MOSN en saturación y el MOSP en su zona lineal, esto ocurre para t2 >t >t1 por tanto, I SC  I DNsat  I SC 

 2

n 2

(VGSN  VTN ) 2

Vin (t )  VT 

2

Cuando Vin=VDD/2 el MOSP también estará en saturación y teniendo en cuenta las suposiciones hechas, la corriente tendrá la misma expresión que en el caso del MOSN saturado. La corriente de cortocircuito es simétrica respecto a t2 La corriente media de cortocircuito ISCM es, I SCM 

t3 t5 t6 1  t2 Isc(t )dt   Isc(t )dt   Isc(t )dt   Isc(t )dt   t2 t4 t5  T  t1

La expresión de Vin(t) es, Vin (t ) 

VDD t trf

* En t1, VDD t1  VTN  VT trf

Vin (t1 )  t1 

VT trf VDD

* En t2, Vi (t2 )  t2 

VDD 2

trf 2

* En t3, Vin (t3 ) 

t3 

VDD t3  VDD  VTP  VDD  VT trf

VDD  VT  trf VDD

55

Como los dos pulsos de corriente son iguales y además la corriente ISC es simétrica respecto de t2 y t5 la corriente media se puede expresar, I SCM 

t3 1  t2 2 t2 4 t2 2  Isc(t )dt   Isc(t )dt   2  Isc(t )dt   Isc(t )dt  T t1 t2 T  t1 T t1

I SC (t )  I DNsat 

 2

(VGSN  VT )  2



  VDD

(Vin (t )  VT )    2 2  trf 2

 t  VT   

2

2

I SCM

 4 t2   VDD   t  VT  dt   T t1 2  trf 

I SCM 

4 T

trf 2 VT trf VDD

  VDD

2

  2  1  VDD t  VT  dt  t  VT      T 3  trf 2  trf  

3

trf

2 trf   VDD  V trf T

VDD

I SCM

3 3   VDD VT trf   2  trf  VDD trf    VT     VT     t V   3TVDD  trf 2   rf DD   

I SCM

3 2  trf  VDD 2  trf VDD  2VT     VT    3TVDD  2 8  3TVDD

I SCM 

 trf 12TVDD

VDD  2VT 

3

3

Por tanto la potencia media de cortocircuito consumida de la fuente será,

PSCM 

t 1 T 3 VDD I SC (t )dt  VDD I SCM  rf VDD  2VT   12T T 0

Cuanto mayor es el tiempo de subida y de bajada mayor es la potencia de cortocircuito consumida ya que mayor es el tiempo en el que existe ISC, además cuanto mayor es la  de los transistores mayor será la PSCM ya que si son de mayor W, menor es su resistencia y mayor es la corriente. Para ver en detalle la corriente de cortocircuito vamos a simular (Spice) un inversor de tecnología 2 µm con diferentes tiempos de subida en el pulso de entrada. De este modo la corriente de cortocircuito tendrá duraciones distintas. El fichero CIR es, 56

INVERSOR CMOS. POTENCIA DE CORTOCIRCUITO * Fichero POT_SHORT_tr1.CIR VDD 100 0 5V Vin 1 0 PULSE (0 5 0 {tr} 10ns 300ns 2us) .PARAM tr=1n .STEP PARAM tr 10n 50n 10n MOSP 2 1 100 100 MODP2 L=2U W=10U MOSN 2 1 0 0 MODN2 L=2U W=5U .LIB MODMOS.LIB .TRAN 100n 500n 0 0.1n .PROBE .END

Los resultados de la simulación Spice son,

Observando más en detalle los flancos iniciales del pulso y la corriente de cortocircuito,

57

Si consideramos una carga capacitiva, la salida no conmutará a la misma velocidad que lo hace la entrada ya que habrá un retraso adicional para cargar y descargar la CL. La CL influye en la corriente de cortocircuito disminuyendo ISC a medida que CL aumenta como se verá a continuación. Supongamos una CL muy grande, cuando Vi pasa de 1 a 0 en un determinado tf la salida V0 estará inicialmente a 0 V y se irá cargando muy lentamente. La Vi ha podido alcanzar 0 V en tf pero Vo apenas ha variado. En esta situación Vi=VGSN pasa de VDD a 0 V, siendo V0=VDSN muy pequeña, lo que implica que durante la transición de Vi, VGS  VDS  VDS  VGS  VT  El MOSN estará todo el tiempo en zona lineal y por tanto su corriente (IDN=ISC) es menor que cuando CL=0 ya que estaba saturado para algunos márgenes de Vi. Veamos los resultados de la simulación Spice para ver el efecto de la carga CL (aplicaremos distintos valores) en la corriente de cortocircuito. El fichero CIR es, INVERSOR CMOS. POTENCIA DE CORTOCIRCUITO CON CL * Fichero POT_INV_5n_Co.CIR VDD 100 0 5V Vin 1 0 PULSE (0 5 0 5n 5ns 20ns 60ns) MOSP 2 1 100 100 MODP2 L=2U W=10U MOSN 2 1 0 0 MODN2 L=2U W=5U Co 2 0 {CL} .PARAM CL=0 .STEP PARAM CL LIST 0 50fF 200fF 500fF 1pF .LIB MODMOS.LIB .TRAN 10p 60n 0 10p .PROBE .END

58

Consideremos el siguiente caso particular. Un circuito integrado digital alimentado a VDD=5 V y trabajando a una f=100 MHz tiene un consumo medio de potencia de Pm=10 W Si suponemos que en cada período se producen 2 picos iguales de corriente simétricos triangulares con un duración de tr=1/3T determinar,

a) La corriente de pico máxima Ip y la Imedia b) Si la línea de alimentación presenta una L=0,2 nH, obtener la variación de VDD en el circuito integrado debida a los picos de corriente 1 T VDD I DD (t )dt  VDD I m  10W  5 I m  I m  2 A T 0 1 T 2 T2 4 tr 2 Ip I m   I DD (t )dt   I DD (t )dt   tdt  T 0 T 0 T 0 tr 2 Pm 

tr 2

2 4 I p t2  4 I p  tr  4 I p tr 2 I p tr Im        T tr 2 2  0 T tr  2  T tr 4 T

Im 

I p tr T

 Ip 

I mT I mT   3I m  6 A tr T 3

La tensión en bornas de la bobina será, Vnoise  L

Ip dI DD (t ) 6 ( A) d  Ip  L  t  L  0, 2(nH )  0, 72 V 3,33 2 (ns ) dt dt  tr / 2  tr 2

Cuando la corriente es creciente Vnoise = 0,72 V y cuando es decreciente Vnoise = -0,72 V Por tanto la tensión de alimentación del circuito integrado será, V ´CC  VCC  Vnoise  5  0, 72 V V ´CC  5, 72 V

V ´CC  4, 28 V 59

Podemos simular (Spice) esta situación y ver los efectos producidos. Fichero CIR, EFECTO INDUCTANCIA EN VDD *PICOS_CORRIENTE_L_VDD.CIR VDD 1 0 DC 5V L1 1 2 0.2nH IPWL 2 0 PWL REPEAT FOREVER (0S 0A 1.65n 6A 3.3n 0A 6n 0A) ENDREPEAT .TRAN 100p 200n 0 10p .PROBE .END

4.1.- PERFORACIÓN DEL DIELÉCTRICO

Uno de los problemas que más importancia han tenido los circuitos MOS ha sido la perforación del dieléctrico producido por descargas electrostáticas. La carga estática acumulada en las manipulaciones puede provocar la ruptura del oxido de puerta. La rigidez dieléctrica del SiO2 es de 7 106 V cm (con ese campo eléctrico aplicado se perfora el dieléctrico) Por ejemplo con una capa de oxido de tox=1200 Å basta aplicar 84 V para que se produzca la ruptura del dieléctrico.

Rigidez 

V´  7 106 V cm ; V ´ 7 106 1200 1010 102 V ; V ´ 84 V d

para tecnología de 1 m, tOX  200 Å  V ´ 14 V

60

Normalmente la ruptura produce un cortocircuito permanente entre puerta y substrato destruyendo el MOS. Q (del orden de fF), basta una Debido a la pequeña capacidad substrato-puerta C  V pequeña carga electrostática para que se produzca un potencial suficientemente alto para Q que el campo eléctrico generado supere la rigidez dieléctrica V  C En la actualidad los circuitos MOS tienen redes de protección en las entradas que solucionan estos problemas porque impiden que aparezcan tensiones superiores a VDD e inferiores a VSS. Una red de protección simplificada se indica en la figura,

Si la Vi supera la VDD o VSS (en este caso 0 V) el diodo correspondiente conduce, cayendo la tensión en R de modo que la tensión el las puertas no supere la VDD o VSS más la caída en el diodo. 4.2.- TENSIÓN UMBRAL DE LOS MOS. EFECTO BODY

Normalmente en los circuitos integrados CMOS el substrato es común para todos los MOS que en él se implementan. Si es de tipo p, los MOSN se crean mediante difusiones tipo N y para crear los MOSP será necesario un pozo N (nwell). Lo contrario ocurre si el substrato del que se parte es de tipo n. En cualquier caso los substratos y los pozos estarán un potencial fijo, por ejemplo el substrato P a masa y el pozo N (substrato de los MOSP) a VDD por lo que no siempre se podrán conectar las fuentes de los MOS a los substratos porque se realizaría un cortocircuito. Por ejemplo si el diseño exige varios MOSN en serie, inicialmente se podría pensar en conectar las fuentes de cada uno de ellos al substrato pero las fuentes no están al mismo potencial en el circuito por lo que se realizaría un cortocircuito a masa (substrato es masa). La forma de proceder sería conectar los substratos de cada MOSN a masa pero las fuentes no estarían a masa (salvo los MOSN cuya fuente sea realmente masa).

61

Esto supone que puede haber MOS P o N cuyas tensiones substrato-fuente no puede ser nula y ello influye en la tensión umbral del MOS (efecto Body). Este efecto es la razón por la cual si la tecnología lo permite para evitar que la VT cambie con VSB se cortocircuitan ambos terminales. El efecto de la VSB en VT es el siguiente, VT  VT (0)   (VSB )1/ 2

VT (0) es la tensión umbral cuando la VSB  0 y  es una constante (entre 0,4 y 1,2) que depende del dopado del substrato. El signo positivo se aplica para los MOSN cuya VT aumenta con VSB. El signo negativo se aplica para los MOSP en los que la VT se hace más negativa si VSB es distinta de cero. El aumento de la VT produce dispositivos MOS con menor corriente y por tanto más lentos.

62

5.- PUERTAS BÁSICAS CMOS 5.1.- Puerta NOR CMOS

VDD → “1” 0 volt.→ “0” 1) Si A=1 B=0 El MOSN de entrada A estará en ON (tiene canal) puesto que VGS = VDD

El punto de trabajo estará en algún punto de esta gráfica. El MOSP de entrada A tiene una VGS = VDD – VDD = 0 por lo tanto estará en OFF (no tiene canal) y por él no puede circular corriente. Por esta razón la corriente que circula por el otro MOSP al estar en serie también será nula y por tanto por los dos MOSN no circulará corriente. El punto de funcionamiento del MOSN entrada A será el reflejado en la gráfica y su caída VDS es nula con lo que la salida F será un “0”. La situación será similar si se aplican a las entradas A=0 y B=1 2) Si A=1 B=1 las VGS de los dos MOSP son VGS=0 y ambos estarán en OFF (no tienen canal). Por ellos no puede circular corriente. Como los dos MOSN tienen canal VGSN=VDD pero los MOSP les impiden que circule corriente, sus caídas de tensión VDSN=0 volt. y por tanto la salida F será “0”.

63

* 3) Si A=B=0 Los dos MOSN están en OFF pues VGSN = 0 (no hay canal). Por ellos no circula corriente y por tanto tampoco puede circular corriente por los MOSP. El MOSP de entrada A tiene una VGSPA=-VDD y tiene canal pero su caída VDSA=0 V porque no circula corriente.

Por tanto la tensión en S del MOSP de entrada B es VDD. La VGSB de este MOSP es también –VDD y su caída VDSB=0 V porque tampoco circula corriente. Como las dos caídas VDS de los dos MOSP son nulas la salida F es VDD.

F  VDSPA  VDSPB  VDD  VDD  "1" A 0 0 1 1

B 0 1 0 1

La función que se obtiene en la salida es,

F  A  B  A  B NOR

64

F 1 0 0 0

5.1.1.- Circuitos equivalentes de la puerta NOR CMOS 1) Para A=0 y B=0 El circuito equivalente ideal está formado por dos interruptores cerrados y dos abiertos.

El circuito equivalente real tiene que tener en cuenta las resistencias que presentan los MOS. Cuando el MOS está en ON su resistencia es la que presenta el canal y un valor característico puede ser 1 kΩ. Cuando los MOS no tienen canal se comportan como un circuito abierto.

Por lo tanto la resistencia de salida a nivel alto es,

ROH  2 R  2 k

R resistencia del MOSN en su zona lineal. 2) Para A= B=1 Circuito equivalente ideal

Circuito equivalente real

65

ROL  R / / R  1K / /1K  0.5 k  Consideramos que la resistencia que presenta el MOSP en su zona lineal es equivalente a la que presentan los MOSN. Para ello será necesario que los MOSP tengan una anchura mayor (2,5 veces) que la de los MOSN. 3) Para A=1 y B=0

Circuito equivalente ideal

Circuito equivalente real

ROL  R  1 k

4) Para A=0 y B=1

Circuito equivalente ideal

Circuito equivalente real

ROL  R  1 k  66

La ROH es siempre 2R pero la ROL no tiene siempre el mismo valor ya que depende de los niveles lógicos de la entrada pudiendo ser como se ha visto R o R/2 Esta diferencia en la resistencia de salida influye en los tiempos de bajada de Vo Cuando la NOR esté cargada (CL), el paso de 1 a 0 en la salida será más rápido si la entrada pasa de 00 a 11 que de 00 a 10 ó 01 ya que en el primer caso conducen los 2 MOSN y en el segundo un solo MOSN. 5.2.- Puerta NAND CMOS

1) Si B=0 A=1 El MOS N de entrada B está en OFF (no tiene canal) ID=0. Al no circular corriente por este MOS tampoco puede circular corriente por el otro MOSN ni por ninguno de los MOSP. El MOSP de entrada B tiene una VGSPB=-VDD por que está en ON (tiene canal), pero al ser su corriente nula su caída de tensión VDSPB=0 y por tanto la salida F será VDD.

* VO  F   VDSPB  VDD  VDD

La situación será similar si A=0 B=1

67

2) Si A=B=0 los dos MOSN están en OFF pues su VGS=0 (no tienen canal) y no circula corriente. Tampoco circulará por los MOSP. Los dos MOSP están en ON VGS=-VDD (tienen canal) pero al ser su ID=0 la caída en los MOSP será nula VDS=0 y la salida está a nivel alto. VO  F   VDSP  VDD  VDD

3) Si A=B=1 los dos MOSN tienen canal VGS= VDD y los dos MOS P no tienen canal ya que sus VGSP = 0V . Por tanto la corriente de los dos MOSP es nula y tampoco puede circular corriente por los dos MOSN con lo que la caída en éstos será nula VDS= 0 V. VO  F   VDSNA  VDSNB  0 V

A 0 0 1 1 F  A  B  A.B

B 0 1 0 1

F 1 1 1 0

NAND

5.2.1.- Circuitos equivalentes de la puerta NAND CMOS

1) Para A=0 B=0

ROH  R / / R 

R  0,5 k  2

2) Para A=0 B=1

68

ROH  R  1 k  3) Para A=1 B=0

ROH  R  1K 4) Para A=B=1

69

ROL  2 R  2 k  La resistencia de salida en una puerta NAND a nivel bajo ROL es siempre 2R pero la resistencia de salida a nivel alto ROH depende de los niveles lógicos de entrada pudiéndose ser R o R/2 Cuando la puerta esté cargada con CL las transiciones de nivel bajo a nivel alto pueden no ser iguales porque van a depender de los niveles lógicos de entrada. Por ejemplo si la entrada pasa de 11 a 00 ó a 01 la subida de la señal de salida será más rápida en el primer caso que en el segundo. Ya que de 11 a 00 los dos MOSP conducen y por tanto la corriente es mayor que en el caso de 11 a 01. Por ejemplo veamos las simulaciones Spice de una puerta NAND para ver todos estos efectos, PUERTA NAND CMOS *NAND_CMOS_CL.CIR VDD 100 0 5V MOSPA OUT A 100 100 MODP2 L=2U W=10U MOSPB OUT B 100 100 MODP2 L=2U W=10U MOSNA 1 A 0 0 MODN2 L=2U W=4U MOSNB OUT B 1 0 MODN2 L=2U W=4U CL OUT 0 10pF VINA A 0 PULSE(5 0 0 10N 10N 1U 2U) VINB B 0 PULSE(5 0 0 10N 10N 2U 4U) .TRAN 10N 4U .LIB MODMOS.LIB .PROBE .END

70

Si la transición de las entradas AB es de 11 a 01 solo un MOSP conduce y carga CL con lo que ROH=Rp y por tanto el tr de Vo es ahora más lento tr=92,8 ns frente a tr=46,8 ns producido cuando el cambio es de 11 a 00.

5.3.- PUERTAS CON Y SIN BUFFER

Las puertas con buffer son aquellas que sus entradas y salidas tienen un inversor. Por ejemplo para una puerta NAND de dos entradas su función y símbolo lógico son, F  A.B

La función NAND también se puede expresar,

F  A.B  A  B  A  B Cuyo circuito lógico es,

Este circuito correspondería a una puerta NAND con buffer. Para el caso de la puerta NOR las funciones y circuitos lógicos sin y con buffer son,

71

F  A B

F  A  B  A.B  A.B

El circuito de una puerta NOR con buffer de dos entradas a nivel de transistores es,

Para el caso de un inversor se puede considerar que un inversor con buffer serían tres inversores en serie,

a) Inversor sin buffer b) Inversor con buffer Las puertas con buffer tienen una función de transferencia mas abrupta que las que no tienen buffer es decir, que la zona entre ViLmax y ViHmin es mucho más reducida en las que tienen buffer y por tanto el margen de ruido en las puertas con buffer es máyor. Además la resistencias de salida ROH y ROL no dependen de los niveles lógicos de entrada. Las puertas sin buffer tienen un tiempo de propagación menor ya que tienen menos etapas entre la entrada y la salida. Su resistencia de salida depende en algunos casos de los niveles lógicos de las señales de entrada.

72

Simulemos un inversor con y sin buffer para comprobar estos resultados. Los ficheros CIR y los resultados de las simulaciones Spice son los siguientes, INVERSOR SIN BUFFER *Archivo INV_SIN_BUFF_2U.CIR VDD 101 0 5V Vin IN 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns) MN1 OUT IN 0 0 MODN2 L=2U W=4U MP1 OUT IN 101 101 MODP2 L=2U W=10U CL OUT 0 24.5fF .TRAN 0.1ns 8ns .DC Vin 0 5 0.1 .LIB MODMOS.LIB .PROBE .END

INVERSOR CON BUFFER * *Fichero INV_CON_BUFF_2U.cir VDD 101 0 DC 5v Vin IN 0 PULSE (0 5 0 0.1ns 0.1ns 2ns 4ns) ******************* * INVERSOR 1 MP1 2 IN 101 101 MODP2 L=2U W=10U MN1 2 IN 0 0 MODN2 L=2U W=4U ******************* * INVERSOR 2 MP2 3 2 101 101 MODP2 L=2U W=10U MN2 3 2 0 0 MODN2 L=2U W=4U ******************* * INVERSOR 3 MP3 OUT 3 101 101 MODP2 L=2U W=10U MN3 OUT 3 0 0 MODN2 L=2U W=4U ******************* *CARGA CAPACITIVA CL OUT 0 24.5fF ;Equivalente a un inversor del mismo tamaño .DC Vin 0 5 0.1v .TRAN 0.1ns 8ns .LIB MODMOS.LIB .PROBE .END

Las funciones de transferencia son,

73

Como puede observarse es mucho más abrupta la función de transferencia del inversor con buffer. Las respuestas al pulso de entrada donde se observan los tiempos de propagación son,

NOTA. Las entradas de los circuitos CMOS no pueden dejarse sin conectar. En otras tecnologías como la TTL el dejar una entrada sin conectar se comporta como un nivel alto pero en CMOS debe conectarse a un nivel alto o bajo. La tensión de una entrada flotante fluctúa dependiendo del ruido que se induzca y en la salida no se puede asegurar qué tensión habrá pero el circuito se comportará de forma errática. 74

5.4.- PUERTA NOR DE 3 ENTRADAS. CÁLCULO DE LA RESISTENCIA DE SALIDA DE LAS REDES P Y N Y DE LAS β EQUIVALENTES

1) Cálculo de los 3 MOS P en serie. 2) Cálculo de los 3 MOS N en paralelo. Supongamos,  W  K n  250 106 A V 2 ;   n  K n n  Ln    Wp K p  70 106 A V 2 ;   p  K p  Lp 

  

VDD  2.5 V VTN  VTP  0.5 V

Cuando la salida esté a nivel alto la ROH es equivalente a la que presentan los tres MOSP en serie.

RPT  RP1  RP 2  RP 3 

P  KP

1

 P1 VDD  VTP

 W WP   P ox P ; LP tox LP

RPT 





1

 P 2 VDD  VTP





 P 3 VDD  VTP

 1 1 1 1      VDD  VTP   P1  P 2  P 3 

75

1



1

 P1



1



P2

1

 P3



1

 eq

  1 1 1     K WP1 K WP 2 K WP 3 P P  P L LP 2 LP 3 P1 

RPT 

1 VDD  VTP

RPT 

1 1 1 1 1       VDD  VTP K P  1 2 4 

Si VDD  2.5 V

  ;   

VTP  0.5 V

y

1 1 1 2  4 7 1 RPT     2 KP 4 8 KP

K P  70 106 A V 2 7 1 105 102 RPT   106  k  8 70 8 8

RPT  12,5 k  Los tres MOSP son equivalentes a un MOSP con una β equivalente al paralelo de las β de los tres MOSP. 1

 eq



1

 P1



1

P2



1

 P3

  eq   P1  P 2  P 3

Cuando la salida esté a nivel bajo la ROL no es fija ya que depende de los niveles lógicos de entrada. La ROL mínima se obtendrá cuando a la entrada se aplique 111 y es equivalente a la que presentan los tres MOSN en paralelo. Determinación de la ROL mínima, 1 1 1 1 ;    RNT RN 1 RN 2 RN 3

RNT 

RN 1 

1

 n1 VDD  VTN 

1 1  1 1 1  n1 (VDD  VTN )   n 2 (VDD  VTN )   n 3 (VDD  VTN )   RN 1 RN 2 RN 3

76

RNT 

RNT 

1

  n1   n 2   n3 VDD  VTN  1 VDD  VTN 

; n  Kn

Wn ; Ln

 neq   N 1   N 2   N 3

1 1 1 1 1 1    W W W  2 K n  3  3  2  2 8 K n 16 K n K n  n1  n 2  n 3   Ln1 Ln 2 Ln 3 

RNT  250 

Los tres transistores MOSN en paralelo equivalen a un MOSN con una β que es la suma de las β de los tres MOSN. 6.- INTERRRUPTORES ANALÓGICOS O PUERTAS DE TRANSMISIÓN TG

Consiste en la conexión de dos MOS N Y P con sus drenadores comunes y sus fuentes comunes. Se comportan como un interruptor que permite el paso de señales analógicas y digitales. La apertura o el cierre depende del nivel lógico de una señal de control. Este circuito no tiene equivalente en tecnologías TTL.

Al transistor N se le aplica una señal de control C y al MOSP su complementaria CBAR. Consideramos que el nivel alto y bajo son VDD y VSS y que las tensiones máximas y mínimas en Vin coinciden con esos valores. Normalmente VSS =0v. Los terminales de los MOS drenador y fuente son intercambiables. Analizamos inicialmente de forma separada el comportamiento para cada uno de los transistores MOS. 6.1.- Transistor NMOS El circuito estará cargado con otros circuitos CMOS por lo que podemos considerar que en la salida hay una carga capacitiva.

Analicemos el comportamiento de la carga y descarga de CL a través del NMOS.

77

1) El control C=0 V y suponemos el condensador esta inicialmente descargado Vo=0 V VGS=0 V no hay canal => IDS=0V0=0 V independientemente de Vin El MOS presenta alta impedancia 2) El control C=1 si Vo=0 V y se aplica Vin=1 VGS inicialmente tiene el valor de VGS=VDD, el MOS tiene canal y empieza a conducir cargándose el condensador, la corriente fluye de D a S. Cuando Vo alcance VDD-VTN el transistor deja de conducir y por tanto Vo mantiene VDD-VTN Por tanto el MOSN transmite el “1” de forma degradada.

3) Cuando el control C=1 y Vin=0 Si Vo tiene inicialmente el valor Vo=VDD-VTN , el transistor comienza a conducir y el condensador de salida a descargarse hacia Vss, ya que inicialmente Vin está a una tensión inferior a la de Vo. La corriente circula a través del dispositivo de S a D ( la salida hace de drenador y la entrada de fuente). Cuando la salida alcance 0v (Vss) el MOS deja de conducir porque la VDS=0 V La transmisión del “0” en un MOSN no es degradada

Comprobemos el funcionamiento del NMOS como interruptor mediante la simulación Spice. La señal de entrada puede ser digital y también analógica. El fichero CIR para la señal digital es, NMOS PUERTA TRANSMISION *FICHERO NMOSTG2.CIR Vin D 0 PULSE (0 5 0 10n 10n 10US 20US) VCONTROL G 0 PULSE (0 5 0 10n 10n 20US 40US) MOSN D G OUT 0 MODN2 L=10U W=20U Co OUT 0 5pF IC=0V .TRAN 0.1us 40us .PROBE .LIB MODMOS.LIB .END

El resultado de la simulación es,

78

El fichero CIR para la señal analógica es, NMOS TG SIN *FICHERO NTGSIN2.CIR Vin D 0 SIN (2.5 2.5 500KHz) VCONTROL G 0 PULSE (0 5 0 10n 10n 20US 40US) MOSN D G OUT 0 MODN2 L=10U W=20U Co OUT 0 5pF IC=0V .TRAN 0.1us 40us 0 50ns .PROBE .LIB modmos.lib .END

El resultado de la simulación Spice es,

6.2.- Transistor PMOS Carga y descarga de CL a través del PMOS 79

1) Cuando el control C=1 y Vin=1 y Vo=0 V La VGS=VDD y para que un MOSP tenga canal hace falta que esa tensión sea negativa e inferior a la VTP. El MOSP no conduce y la salida permanece inalterable. El MOSP presenta alta impedancia. 2) Cuando C=0 y Vin =1 y Vo=0 V En este caso la funciones de fuente y drenador podemos considerarlas intercambiadas. Hay canal porque la VGD=-VDD y circula una corriente entre D y S cargándose CL hasta que alcanza el valor de VDD. La transmisión del “1” en un MOSP no es degradada

3) Si C=0 y Vin=0 y Vo= VDD VGS=-VDD El MOS conduce y la salida se va descargando. Cuando Vo alcanza el valor Vo =|VTP| el MOS deja de conducir y Vo permanece en ese valor. La transmisión del “0” en un MOSP es degradada 6.3.- Transistor NMOS Y PMOS Combinando las características de transmisión de ambos transistores se puede realizar un interruptor analógico o puerta de transmisión que pueda transmitir ambos valores lógicos sin degradación

MOS N P

TRANSMISIÓN 1 TRANSMISIÓN 0 Mala Buena Buena Mala

80

Un resumen del comportamiento de la puerta de transmisión será,

C=0

C=1

MOS N MOS P Vin=0 Vin=1 MOS N MOS P Vin=0 Vin=1

OFF OFF Vo=Z Vo=Z ON ON Vo=0 Vo=1

ZOFF del orden de 103 M ZON decenas o centenas de 

Realmente la entrada y la salida de la puerta de transmisión son intercambiables. Es independiente por qué terminal se aplica la señal. La resistencia R la TG en ON, depende de la Vin , de la diferencia de tensión entre los sustratos VDD-VSS y de la resistencia de carga RL. Veamos mediante la simulación Spice el comportamiento del interruptor analógico para una señal analógica de entrada. El fichero CIR y los resultados de la simulación Spice son, PUERTA TRANSMISION CMOS *FICHERO TGSIN2.CIR VDD 100 0 5V Vin IN 0 SIN( 2.500 2.500 0.500E6 0 0 0 ) VCONTROLP CONTROLBAR 0 PULSE (5 0 0 10n 10n 20US 40US) VCONTROLN CONTROL 0 PULSE (0 5 0 10n 10n 20US 40US) MOSP IN CONTROLBAR OUT 100 MODP2 L=10U W=20U MOSN IN CONTROL OUT 0 MODN2 L=10U W=20U Co OUT 0 5pF .IC V(OUT)=0V .TRAN 0.1us 40us .LIB MODMOS.LIB .PROBE .END

81

Para una señal digital de entrada, el fichero CIR y los resultados de la simulación Spice son, PUERTA TRANSMISION MOS *FICHERO TGPULSE2 VDD 100 0 5V Vin IN 0 PULSE (0 5 0 10n 10n 10US 20US) VCONTROLP CONTROLBAR 0 PULSE (5 0 0 10n 10n 20US 40US) VCONTROLN CONTROL 0 PULSE (0 5 0 10n 10n 20US 40US) MOSP IN CONTROLBAR OUT 100 MODP2 L=10U W=20U MOSN IN CONTROL OUT 0 MODN2 L=10U W=20U Co OUT 0 5pF .IC V(OUT)=0V .TRAN 0.1us 40us .LIB MODMOS.LIB .PROBE .END

82

Los símbolos empleados para las puertas de transición son,

Las puertas de transmisión CMOS además de no tener circuitos equivalentes en otras tecnologías son elementos fundamentales en el diseño de circuitos CMOS más complejos. Veamos unos ejemplos en los que las TG forman parte, como son un multiplexor analógico y un latch tipo D. La tabla de verdad de un multiplexor de dos canales es, A X A

B B X

CONTROL SALIDA 0 B 1 A

El diseño del multiplexor es,

83

Realmente al realizarse con puertas de transmisión el circuito sería bidireccional y por lo tanto podría usarse como multiplexor y demultiplexor. Además al permitir las TG la transmisión de señales analógicas, realmente el diseño es válido como multiplexor y demultiplexor analógico. 7.- D-latch Un latch tipo D puede diseñarse con un multiplexor de dos entradas y dos inversores. Su tabla de verdad es, D

CLOCK Q(t+1) Q(t  1)

X

0

Q(t)

0

1

0

Q (t) 1

1

1

1

0

El diseño del D-latch es,

Si se diseña este circuito con tecnología de 2 µm los resultados de la simulación Spice son,

84

Como se puede observar el resultado corresponde al funcionamiento de un D-latch. 8.- CIRCUITOS CMOS TRIESTADO

Las puertas de transmisión permiten diseñar circuitos triestado, es decir circuitos cuya salida además de los niveles alto y bajo pueden tener un tercer estado que es de alta impedancia Z. Para ello basta con conectar al circuito deseado en su salida una TG de modo que permita transmitir la información del circuito a la salida F o que ésta esté en alta impedancia (TG abierto). A continuación se indica la tabla de verdad de un inversor triestado y su circuito en el que se incluye la puerta de transmisión en su salida y el símbolo convencional. IN ENABLE

F

0

1

1

1

1

0

X

0

Z

85

9.- DISEÑO SISTEMÁTICO DE FUNCIONES CMOS

Cualquier función CMOS se realiza con la siguiente estructura. f1 es la red de los transistores MOSP y f2 es la red de los MOSN. * Cuando se cumple la función => F=1, debe haber un camino con los MOSP con canal en el bloque f1 que permitirá el paso de un 1 a la salida. * Cuando no se cumpla la función => F=0, debe haber un camino con los MOSN con canal en el bloque f2 que permitirá el paso de un 0 a la salida. * Para realizar una suma lógica => transistores en paralelo * Para realizar un producto lógico => transistores en serie f1 realiza la función que se quiere implementar f1=F con transistores MOSP y para activarlos (que tengan canal) son necesarias las variables A...Z negadas. f2 realiza la función complementaria f2= F con transistores NMOS y para activarlos (que tengan canal) son necesarias las variables sin complementar. Si se cumple la función f1, hay un camino cerrado en el bloque superior y no en el inferior, obteniéndose en la salida un 1. Si se cumple la función f2 hay un camino cerrado en el bloque inferior y no en el superior, obteniéndose un 0 en la salida. SOLO puede haber un camino cerrado, en el f1 o en el f2. Hay que tener en cuenta que el producto lógico de dos variables (función AND) se consigue mediante la asociación de dos transistores en serie y la suma lógica de dos variables (función OR) se obtiene mediante la asociación en paralelo de dos transistores. Hay que expresar, f1=F f2= F

en función de las variables complementadas. Se emplean transistores MOSP en función de las variables sin complementar. Se emplean transistores MOSN

86

Si no es posible obtener las funciones f1 y f2 de la forma indicada y sin embargo es posible obtener las funciones f 1 y f 2 para obtener la función F se añade un inversor en la salida.

En última instancia cada función f1 y f2 podrían diseñarse empleando si fuera necesario variables no complementadas y complementadas. 9.1.- Ejemplos de diseño sistemático 9.1.1.- Diseño del circuito CMOS F  AB

Operación suma lógica  asociación paralelo de MOS Operación producto lógico  asociación en serie de MOS Transistores PMOS tienen canal con un nivel bajo en puerta (-VDD). Transistores NMOS tienen canal con un nivel alto en puerta (VDD). f1  F  AB  A  B

Bloque PMOS en función de las variables complementadas.

f 2  F  AB

Bloque NMOS en función de las variables.

  Paralelo ·  Serie Bloque PMOS, f1  F  A  B

87

Bloque NMOS, f 2  F  AB

Circuito completo de F  AB

9.1.2.- Diseño del circuito CMOS F = A+B f1  F  A  B

Bloque PMOS. Hay que expresarlo en función de las variables negadas.

f 2  F  A  B  A  B Bloque NMOS. Hay que expresarlo en función de las variables.

Resulta más sencillo obtener f1 y f 2 en función de las variables correspondientes y después invertir la función. f1  F  A  B  A  B

Dos MOSP serie

f2  F  A  B

Dos MOSN en paralelo

Bloque PMOS f1  A  B 88

Bloque NMOS f2  A  B

El circuito completo de f1 y f 2 más el inversor es,

9.1.3.- Diseño del circuito CMOS F=A+BC

Bloque PMOS f1 f1=F=A+BC hay que implementarlo en función de las variables complementadas Bloque NMOS f2 f2= F = A  BC hay que implementarlo en función de las variables sin negar A veces resulta más sencillo implementar f 1 y f 2 y añadir un inversor en la salida. Bloque PMOS f1  A  BC  A .BC  A( B  C ) f 2  F  A  BC 89

Bloque PMOS f 1  A( B  C )

Bloque NMOS f 2  A  BC

El circuito completo para obtener F se obtiene conectando los dos bloques f 1 y f 2 y añadiendo un inversor. El diseño necesita 8 MOS, si el diseño se basara en puertas lógicas F=A+BC (una OR y una AND) el diseño emplearía 12 MOS.

90

9.1.4.- Diseño del circuito CMOS F  AB  C

Bloque PMOS





f1  F  AB  C  AB  C  A  B  C El diseño consiste en dos MOS P en paralelo (entradas A y B), en serie con un tercer MOS P (entrada C).

Bloque NMOS f 2  F  AB  C  AB  C Dos MOSN en serie (A y B), en paralelo con un tercer MOSN (C).

El circuito completo es,

91

* El diseño de la función F  AB  C con puertas básicas es,

En cada símbolo se indica el número de MOS necesarios para su diseño. Con el diseño clásico empleando puertas lógicas se necesitan 10 MOS en lugar de los 6 que se necesitan con el diseño sistemático con lo que se produce un ahorro de 4 MOS lo que supone un ahorro importante en el área de silíceo necesaria para implementar el chip. 9.1.5.- Diseño del circuito CMOS F  A  B

(Or-Exclusiva)

F  AB  AB f1  F  AB  AB





f 2  F  AB  AB  AB  AB  A  B  A  B

Otros diseños para la función OR-Exclusiva F  A B

92



F  AB  AB f1  F  AB  AB  AB  AB

 negación de la NOR  Exclusiva 

f1  AB  AB rama 2

rama1

f 2  F  AB  AB f 2  AB  AB rama1

rama 2

También el bloque f1 podía diseñarse de otro modo teniendo en cuenta que,





F  A  B  A  B; A 0 0 1 1

B 0 1 0 1

f1  F F 0 1 1 0

93

94

10.- BIBLIOGRAFÍA

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