Tema - 3 Conocimientos Avanzados sobre el MOSFET

Tecnología de Dispositivos y Componentes Electrónicos y Fotónicos Tema - 3 Conocimientos Avanzados sobre el MOSFET Parte II Técnicas de “Layout” para

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Tecnología de Dispositivos y Componentes Electrónicos y Fotónicos

Tema - 3 Conocimientos Avanzados sobre el MOSFET Parte II Técnicas de “Layout” para CIs de Señal Mixta

Dpto. Electrónica y Elgmo. - E.S.I.

Tec. Dispositivos y Componentes Elect. y Fotónicos

TEMA - III, Parte II

1

CIs de señal mixta Resolución y velocidad en aumento

Potencia de cálculo en aumento

Entrefase A/D Filtrado

A/D

D/A

Filtrado

D

Imagenes datos, voz, sensores ....................

Entrefase D/A

digital

♦ Low Voltage Menor potencia ♦ Submicra Mayor densidad Menor área Mayor velocidad

analógico DR reducido Efectos de canal corto Menor distancia a señales ruidosas

Video Audio Actuadores ....................

CI de señal mixta

Crosstalk Trend

Drivers

SP

Amplificación

Parásitos Ruido en las alimentaciones

Ruido en el substrato Soluciones (?)

Al nivel de arquitectura

Al nivel de circuito

♦ Procesos

Menor coste

tivos

Malos

disposi-

Al nivel de layout / encapsulado Al nivel del proceso

Dpto. Electrónica y Elgmo. - E.S.I.

Tec. Dispositivos y Componentes Elect. y Fotónicos

TEMA - III, Parte II

2

Layout de CMOS de señal mixta Un buen “layout” debe

Requerimientos

Proteger contra interferencias Asegurar un buen apareamiento

poly2

“Centroide”

Crítico en CIs de señal mixta

poly1 Sub

Circuito SC Analógico Digital

Ruido

Reducir parásitos

Fases reloj Protección Llaves

Substrato p/p+

V SS Implantación de campo

p+ p p-well

Anillo de guarda

VD D

n+

I sup

n-well

Substrato superficial

Condesadores unitarios en array

Substrato profundo

I dep

p+

? BIAS

Celdas de polarización Amplificadores

OP-AMP

Dpto. Electrónica y Elgmo. - E.S.I.

OP-AMP

Revisión de las técnicas anti-interferencias

OP-AMP

Tec. Dispositivos y Componentes Elect. y Fotónicos

TEMA - III, Parte II

Layout de CMOS de señal mixta

3

Elementos

Transistores MOS

Condensadores

Resistores

C1

C2

C1

C2

C2

C1

C2

C1

C1

C2

C1

C2

C2

C1

C2

C1

metal 3

Inductores

Interconexionado via

metal 2 metal 1

Contacto a substrato (p+ guard ring) p+

Contacto a pozo (n+ in n-well guard ring) n+ n-well

p Substrato Dpto. Electrónica y Elgmo. - E.S.I.

p Substrato Tec. Dispositivos y Componentes Elect. y Fotónicos

TEMA - III, Parte II

4

Layout de transistores

MOSFETs D

D

L

W/L >> 1

D

D

G

D Wu

S

W uL -------- R L

poly

4 × Wu ⁄ L

S

Wu ⁄ L Wu ⁄ L Wu ⁄ L Wu ⁄ L

S

G

G

S

1 < -----------------------⇒ Ruido Th. poly < Ruido Th. MOS gm , unitario

♦ Área reducida ♦ Menores capacidades parásitas (drenador y fuente compartidos) ♦ Usualmente bien caracterizada, excepto por los parásitos “Exóticas” W/L mayores capacidades de unión.

♦ Uso de dimensiones ajustadas a la aplicicación ♦ La redución del área es también una cuestión de ruido

• aumenta con la disminución de t rise, tfall

mayor dV/dt => mayor acoplo capacitivo

♦ Uso de lógica tan lenta como sea posible

• en no epi, disminuye con la distancia

=> mayor resitencia en el camino de ruido

♦ Maximizar distancia entre zonas ruidosas y sensibles ♦ No funciona en substratos p+ (epi)

• La sensibilidad cambia con el dimensionado del transistor transconductancia

Capacidad de unión

2πfC j 2 γ2 ganancia al ruido --------------------------------------------------- ≈  --------------  + ------------------------------4 ( V ganancia a la señal gm SB + φ B ) Término de acoplo capacitivo

Dpto. Electrónica y Elgmo. - E.S.I.

Término de efecto substrato

♦ Si V SB = 0V 2πfC j ganancia al ruido --------------------------------------------------- ≈ -------------ganancia a la señal gm

♦ La sensibilidad disminuye si V SB = 0V ; es decir, corto circuitando fuente y substrato en pMOS.

Tec. Dispositivos y Componentes Elect. y Fotónicos

TEMA - III, Parte II 14

Mecanismos de interferencia en CIs CMOS

Polarización del substrato en obleas no epi

Digital substrate

Digital VSS

Analog substrate

Dedicated pin

Digital substrate

Dedicated pin

Analog substrate

Analog VSS Dedicated pin

Analog substrate

Dedicated pin

Digital substrate

Digital VSS

Analog substrate

Analog VSS

Digital substrate

Digital VSS

Analog substrate

Digital VSS

Digital substrate

Analog VSS

Analog substrate

Analog VSS

Mejor

Dedicated

VSSD

n+

p+

Digital substrate

Digital

• puede ser causa de latch-up

Mejor

n+

VSSD

Digital area

Normal

• Nuca se debe polarizar un substrato p- con una sola fuente

Mal

♦ pone en contacto areas ruidosas y sensibles, arruinando la resitencia proporcionada por el substrato

Muy mal

Muy mal

Digital

Dedicado

VSSA

VSSA

VSSD

VSSA

VSSA

Tec. Dispositivos y Componentes Elect. y Fotónicos

n+

=

p+ ring

p+

=

n-well

p- Substrate

p- Substrate

Uso y polarización Genera un camio de baja Z

Poca mejora

VDDD

Dedicado

TEMA - III, Parte II 15

Anillos de guarda en substratos no epi

n+ in n-well ring

VSSD

Analog

distancia

Mecanismos de interferencia en CIs CMOS Tipos

n+

Rw

p-

Analog

Dpto. Electrónica y Elgmo. - E.S.I.

Dedicated p+

p+

RS

distancia

VSSD

VDDD

-70dB de atenuación @ 100MHz

VDDA Digital

Analógico

VSSA pad 2 Dedicado

pad 1

pad 3 Dedicado Si no se puede utilizar un pad dedicado, polarizar con la VSS digital

• Pero, cuidado

Dedicado pad ¡Nunca hacer esto!

Discontinuities do not affect much Si no se pueden usar pad dedicados, polarizar con las aliment. analógicas

♦ Esto funciona sólo si (routing + pad/pin + conexionado externo) = camino de baja impedancia

Dpto. Electrónica y Elgmo. - E.S.I.

Tec. Dispositivos y Componentes Elect. y Fotónicos

TEMA - III, Parte II 16

Mecanismos de interferencia en CIs CMOS

Polarización del substrato en obleas epi V SS

• El

ruido está en cualquier parte del chip (a través del substrato profundo p+)

♦ Nunca conectar la alimentación analógica al substrato, ♦ ♦ ♦ ♦

ya que será contaminada. Usar pad/s dedicados. Minimizar el acoplamiento entre la alimentación analógica y el substrato: Shield. Cuidado con los anillos de pads de librería, establecen contactos entre las alimentaciones y el substrato. No hay diferencias entre las distintas estrategias. “Back contact” poco eficaz por parásitos y efecto skin.

• Anillos de guarda?

♦ Los contactos a pozo son inútiles como anil♦ ♦

los de guarda. Los contactos a subs no tienen porque rodear a los circuitos. Sólo el número de conts. y la distancia importan. Si la impedancia está dominada por los parásitos del pad + encapsulado, los anillos p+ también son inútiles.

Dpto. Electrónica y Elgmo. - E.S.I.

p+ Inoise

p

V DD

V SS

n+ n-well

p+ Epi Layer

Inoise

p+ Substate (Low-resistive) Back contact

V SS

No hay reglas genéricas, puede cambiar dependiendo del tamaño de la parte digital y analógica, aplicación, tecnología, etc.

• En substratos epi, el ruido depende críticamente de la inductancia del encapsulado

♦ No se puede hacer mucho a nivel de layout ♦ Atención al encapsulado y al board ♦ Soluciónes a nivel de diseño eléctrico lógica de bajo ruido, buffers de IO a medida.

♦ Incluir medidas de desacoplo “on-chip”

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TEMA - III, Parte II 17

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