Arquitectura del Cisco 3600 Series Router Contenido Introducción prerrequisitos Requisitos Componentes Utilizados Antecedentes Convenciones Descripción general del hardware Diagrama de bloque Detalles de la memoria Secuencia de inicio Switching de Paquetes Descripción de los buffers Trayectos de switching Valores de rendimiento Información Relacionada

Introducción Este documento describe la arquitectura de hardware y software de los Routers de la Serie 3600.

prerrequisitos Requisitos No hay requisitos específicos para este documento.

Componentes Utilizados La información en este documento está basada en esta versión de hardware: Cisco 3600 Series routers La información que contiene este documento se creó a partir de los dispositivos en un ambiente de laboratorio específico. Todos los dispositivos que se utilizan en este documento se pusieron en funcionamiento con una configuración verificada (predeterminada). Si la red está funcionando, asegúrese de haber comprendido el impacto que puede tener cualquier comando.

Antecedentes Los 3600 Series Router incluyen estos modelos: El 3620 está equipado con dos ranuras del módulo de red 3640 equipado con cuatro ranuras de módulo de red 3660 equipado con seis ranuras de módulo de red Para una descripción general del producto, vea las Cisco 3600 Series - Routeres de acceso modulares, de alta densidad.

Convenciones Consulte Convenciones de Consejos TécnicosCisco para obtener más información sobre las convenciones del documento.

Descripción general del hardware Diagrama de bloque

Procesador principal - CPU Las instrucciones de carga del procesador definidas en Cisco IOS Software de la memoria del procesador principal y los ejecutan. El 3620 utiliza un procesador IDT RISC de 80 MHz (R4700). Direccionamiento 64-bit multiplexado y bus de datos La memoria caché de datos interna 16 KB, caché de la instrucción 16 KB, ambo conjunto bidireccional asociativo, contesta El 3640 usa el mismo procesador que el 3620, aunque con un reloj externo de 100 MHz. Los 3660 utiliza 225 un procesador RISC del MHz IDT (R5271) con el 2 MB del caché de nivel 2. Controlador del sistema El controlador del sistema ayuda al procesador principal con control del dispositivo, manejo de interrupciones, conteo/sincronización, transferencia de datos, y comunicación con dispositivos de Entrada/Salida (I/O) más lentos, y RAM dinámica (DRAM). El controlador del sistema contiene la memoria caché, la memoria Flash, la DRAM, el PCI y el controlador de interrupción. Bus PCI El bus PCI es el medio de comunicación entre la CPU y los módulos de la red (NM), principalmente para la transferencia de datos de paquetes. El PCI Bus es de 32 bits, 20 Mhz para el 3620 y 25 Mhz para el 3640 y 3660. Los puentes PCI (dos en el 3640 y tres en el 3660) proporcionan el mismo aislamiento y permiten la intercomunicación del bus PCI. No hay Bridge en los 3620; los NM están conectados directamente. El Árbitro (no se muestra) controla la comunicación sobre el PCI Bus, y resuelve los conflictos de los esclavos maestros. Otros buses La CPU usa otros buses para acceder a varios componentes del sistema y para transferir instrucciones y datos desde y hacia direcciones de memoria específicas. El bus de la CPU se utiliza para operaciones de alta velocidad, con acceso directo al procesador - 64 bits multiplexado, 40 MHz en el 3620, 50 MHz en el 3640 y 75 MHz en el 3660. El bus entrada-salida permite que el controlador del sistema controle los otros dispositivos. Permite una interfaz de 32 bits DRAM en los 3620; interfaz 64-bit 32- o DRAM en los 3640; y interfaz SDRAM 64-bit en los 3660. Receptor/Transmisor asíncrono universal dual (UART) Los UART dobles proporcionan la interfaz de usuario necesaria. Tiene dos puertos RS232: Equipo de comunicación de datos (DCE) para el puerto de la consola y el equipo de terminal de datos (DTE) para el puerto auxiliar; ambos tienen conectores RJ45. Se soportan velocidades de la consola más altas (hasta 115.2 kbps). La transferencia de las imágenes del Cisco IOS Software sobre la consola o el puerto auxiliar se soporta a través del XMODEM o del YMODEM. Más información está disponible en la recuperación ROMMON para el Cisco 3600 Series Router. Módulos de red (NM) Las interfaces en los 3600 Series Router se configuran mediante los módulos de red permutables (NM), algunos de los cuales pueden acomodar la Voz y/o los WAN Interface Cards (placa interfaz de voz - VIC, WAN Interface Card - WIC, Voice/WAN Interface Card - VWIC). Además de los módulos de red, los 3660 soportes dos slots internos del módulo advanced integration (AIM). Los 3660 también hot swapping de los soportes (no soportados en 3620/3640 del Routers) de los módulos de red similares. fuentes de alimentación Las fuentes de alimentación proveen energía a varios componentes del router. La fuente de alimentación puede ser AC o DC Las fans proporcionan el enfriamiento necesario al router. Las especificaciones individuales para la fuente de alimentación se proporcionan en la tabla abajo:

Modelo 3660

3640 3620

Entrada (W/BTU/KVA) 385/1320/0.405(AC, DC) 230/800/0.242(AC únicamente) 205/705/0.205(DC solamente) 95/320/0.10(CA, CC)

Salida (W)

Voltaje de salida/Corriente

250

5V/40A, 3.3V/15A, 12V/13A, 12V/1.5A

140

5V/24A, 12V/5A, -12V/3A

60

5V/10A, 12V/1.5A, -12V/0.35A

La serie 3600 también puede operar desde el Suministro de energía redundante (RPS). El PWR600-AC-RPS es un Cisco RPS para los 2500, los 2600, los 3600, y los 4000 Series Router.

Detalles de la memoria La serie 3600 de Cisco admite sólo las imágenes de ejecución desde la memoria RAM. Los routers de la serie 3600 de Cisco admiten los siguientes tipos de memoria: Memoria del procesador principal - Utilizado para salvar la configuración y las tablas de ruteo corrientes. El Cisco IOS Software se ejecuta de la memoria principal. Memoria compartida (paquete) -Utilizada para que las interfaces de red del router guarden en búfer los paquetes. Memoria flash - Utilizado para salvar la imagen del Cisco IOS Software. Puede ser salvado en el Módulo único de memoria en línea (SIMM) de destello, o la placa PCMCIA. Nonvolatile Random Access Memory (NVRAM) - Utilizado para salvar el archivo de configuración del sistema y el registro de configuración virtual. memoria EPROM-basada - Salva el monitor de la memoria ROM que permite el iniciar de una imagen del software del sistema operativo del Flash o de la memoria PCMCIA cuando la memoria flash no contiene una imagen de la ayuda de arranque válida. Importante: La DRAM/SDRAM está dividida de forma lógica en la memoria del procesador principal y la memoria I/O compartida. El Cisco 3620 y 3640 tipos del uso dos de reemplazable o de memoria actualizable: Memoria DRAM y memoria flash. Implementan a ambos tipos de memoria con los SIMM. Cada router tiene dos conectores FLASH SIMM y cuatro socketes del módulo SIMM de DRAM. En la configuración de memoria flash estándar, el primer socket contiene un Flash SIMM del 8 MB, y el segundo socket está vacío. Puede actualizar la memoria Flash hasta 32 MB en ambos routers. Cada Cisco 3620/3640 router ships standard con el 32 MB del DRAM. El Cisco 3640 puede ampliarse a 128 MB de DRAM. El Cisco 3620 es ensanchable al 64 MB del DRAM. Las Cisco 3660 Series utilizan dos tipos de reemplazable o de memoria actualizable: Memoria SDRAM y memoria flash. La memoria flash se implementa con los SIMM mientras que la memoria SDRAM utiliza los Módulos de memoria en línea duales (DIMM). El dispositivo 3660 posee dos conectores FLASH SIMM y dos conectores SDRAM DIMM. En la configuración de memoria flash estándar, el primer socket contiene un Flash SIMM del 8 MB, y el segundo socket está vacío. Puede ampliar la memoria Flash a 64 MB en un router 3660. Cada Cisco 3660 Router envía el estándar con el 32 MB de SDRAM y es mejorable al 256 MB de SDRAM. Los Cisco 3600 Series Router utilizan una configuración de memoria DRAM que sea diferente de otros routeres Cisco. A diferencia de los routers de la serie Cisco 4000, por ejemplo, que poseen ubicaciones físicas separadas para la memoria del procesador y la memoria del paquete, los routers de la serie Cisco 3600 utilizan un agrupamiento de memoria DRAM. La DRAM se divide en las áreas memoria del procesador y memoria de paquetes. Por ejemplo, la memoria de una configuración de DRAM del 16 MB está partida en el 12 MB (el 75% por abandono) para la memoria del procesador y el 4 MB (el 25%) para la memoria del paquete. La memoria del procesador se utiliza para el software de Cisco IOS y sus subsistemas, a fin de almacenar las tablas de ruteo/Cisco Express Forwarding, la memoria caché de fast switching, la configuración en uso, etc. La memoria de E/S compartida conocida como la memoria de paquetes se utiliza para almacenar temporalmente los paquetes en la memoria intermedia del sistema durante la conmutación de procesos y la memoria intermedia de la interfaz, durante la conmutación rápida y de auditoría de seguridad de Cisco (CEF). La división lógica (75%/25%) puede ser modificada mediante el comando memory-size global configuration. El router ajustará sus parámetros de memoria si no tiene suficiente memoria de procesador para cargar el software del IOS de Cisco. El nuevo comando memory-size (memoria de E/S) permite que la división de DRAM aumente un 30%, 40% y un 50% según el tipo y la cantidad de módulos de red configurados. El Cisco IOS soporta una característica de ajuste automático sobre el inicio en el cual, si el porcentaje de memoria I/O se ha configurado muy alto, dejando insuficiente memoria del procesador disponible para traer la imagen IOS, entonces el IOS reduce automáticamente el porcentaje para un valor menor. Si el valor por defecto no es suficiente para que una imagen arranque, después el usuario no tiene bastante DRAM/SDRAM para esa imagen del subgrupo determinado, y el router se quejará de la misma manera que las Plataformas de Cisco existentes que encuentran la memoria del procesador escasa. La tubería y el paquete DRAM/SDRAM no pueden compartir o pedir prestados del otro como en los 25xx Series Router. Si la memoria principal DRAM/SDRAM es escasa, después o se requiere un incremento de memoria, o, si los tamaños de la memoria se han ajustado a través del Cisco IOS Software, después se requiere una disminución de la memoria. Por lo menos el 2 MB de la memoria libre del procesador y el 1.2 MB de libre memoria de I/O se requieren para la mayoría de las redes de los tamaños promedios. Usted puede utilizar el comando show memory free de ver la cantidad de memoria usado y de sistema disponible.

El Cisco 3600 permite que usted cargue las nuevas imágenes del sistema usando una placa de memoria Flash PCMCIA. También puede cargar imágenes desde una PC local o remota a través de la consola o de los puertos auxiliares utilizando los protocolos xmodem e ymodem. Para obtener más información, consulte Recuperación ROMmon para el Router de la serie 3600 de Cisco. Opción de memoria disponible DRAM/SDRAM Los routers de las series 3620, 3640 y 3660 de Cisco tienen diferentes opciones de memoria y números de producto que se deben a la diferencia en las arquitecturas de la memoria. El Cisco 3640 puede admitir SIMM de banco dual estándar de 8 y 32 MB gracias a su arquitectura de memoria de 64 bits. El Cisco 3620, con una arquitectura de 32 bits, no puede utilizar los SIMM de bancos duales, sino que por el contrario utiliza un SIMM de un solo banco de encargo del 8 MB de Cisco. No puede ser mezclado con el 8 MB Simms del banco dual. El Cisco 3620 y el Cisco 3640 utilizan el mismo 4 MB y el 16 MB Simms, pero tienen diversos números de producto. Por abandono, la nave 3640 y 3620 con el DRAM sin paridad SIMMS, pero el SIMM de paridad se soporta si todos los bancos contienen Simms que tienen paridad habilitada. Si el SIMM de paridad se mezcla en un sistema con la NON-paridad Simms, la función de la paridad no se soporta en Simms un de los. Sólo se permiten ciertas combinaciones de módulos SIMM de DRAM. Ubicaciones del módulo SIMM de DRAM en el Cisco 3620 Router

Ubicaciones del módulo SIMM de DRAM en el Cisco 3640 Router

Ubicaciones de los SDRAM DIMM en el router 3360 de Cisco

Abajo están las pautas para la combinación de memoria genérica: En los routers 3620 y 3640, DRAM consta de 4 SIMM (72 pines, 60 ns, todos con o sin paridad) configurados como cuatro bancos. La suma de la memoria en las ranuras 0 y 1 debe ser una potencia de 2 para poder así rellenar las ranuras 2 y 3. Los tamaños de la memoria más grandes deben siempre ser primeros. No se permite ningunos agujeros. Un slot vacante no se puede seguir por ocupado. El monitor de la memoria ROM muestra un mensaje de advertencia si se colocó o se calibró un SIMM ilegal. 3620 el acceso del bit de los soportes 32, 16 al 64 MB (SIMM de un solo banco). Para utilizar los bancos 2 y 3, Simms en los bancos 0 y 1 debe ser idéntico. Los SIMM en los bancos 0 y 1 deben tener el mismo tamaño o deben ser mayores que los SIMM ubicados en los bancos 2 y 3. El Cisco 3620 no soporta Simms de doble cara o direccionamiento de 64 bits. El dispositivo admite acceso de 32 bits (SIMM de banco simple) o de 64 bits (SIMM de banco simple o doble), para 16 a 128 MB. Las siguientes reglas son para el modo de acceso de 64 bits: Los SIMM en las ranuras 0 y 1 deben tener el mismo tamaño en MB y el mismo tiempo de acceso en N. Los SIMM en las ranuras 2 y 3 deben ser del mismo tamaño y también deben tener el mismo tiempo de acceso en Ns El tamaño de los SIMM en las ranuras 2 y 3 debe ser inferior o igual al tamaño de los SIMM en las ranuras 0 y 1 En 3660 hay dos DIMM SDRAM. Se aplica la siguiente norma SDRAM. La SIMM en la ranura 0 debe tener el mismo tamaño o debe ser mayor en megabytes que la SIMM en la ranura 1. Nota: Las configuraciones de memoria válida se pueden también encontrar en el router cuando en el modo ROMMON. El comando meminfo-1 muestra las configuraciones válidas de la memoria. Para las guías de consulta en cómo pedir la cantidad de memoria apropiada para soportar diversas configuraciones de módulo de red, refiera al boletín de productos 544 - opción de memoria y guía de configuración de las 3600 Series. Requisitos de memoria del módulo de red La cantidad de paquetes de memoria que se necesitan depende del número y tipo de módulos de red configurados y de la cantidad de memoria que el software del IOS de Cisco utiliza para cada función específica. Por ejemplo, se utiliza el procesador adicional y la memoria del paquete cuando un CT1 o un CE1 se configura para el Integrated Services Digital Network (ISDN). Cuando los módulos de red CT1 o CE1 se utilizan en modo canalizado, se requiere mucho menos memoria. Para dos o más interfaces de la velocidad primaria T1/E1 (PRI), o 12 o más interfaces de velocidad básica (BRI) configuradas, Cisco recomiendan una división de memoria de 60/40. Actualmente, las Cisco 3600 Series se envían con una división de memoria predeterminada de 75/25, así que usted necesita configurar de nuevo esto con el comando memory-size I/O memory 40 del Cisco IOS Software. De otro modo, puede recibir un mensaje de error %SYS-2 MALLOCFAIL. Este mensaje de error se emite cuando menos de 1,2 MB de memoria I/O libre están disponibles para uso del sistema. El aumento memoria de I/O de los tamaños elimina este mensaje de error. Vea el cuadro 1 en la opción de memoria de las Cisco 3600 Series y la guía de configuración para más detalles. Factores que afectan a las configuraciones de memoria predeterminada El tamaño de las listas de acceso y de las tablas de ruteo de la red causa el mayor impacto en relación a la cantidad de DRAM que se requiere. Solamente la memoria del procesador principal es afectada por los tamaños de las tablas de ruteo, no memoria de I/O. El aumento memoria de I/O afecta solamente a los almacenes intermedios del paquete del módulo de red. En una situación ideal, el 16 MB del DRAM con la división de memoria predeterminada puede soportar hasta 10,000 IP y 9,000 rutas de IPX en las tablas de ruteo. El uso de los módulos high density network múltiples, tales como T1/E1 o MBRI, requiere que los paquetes adicionales estén configurados usando el comando memory-size I/O memory del Cisco IOS Software. Una fractura de 60/40 se recomienda en la mayoría de las situaciones donde más se configuran de dos T1/E1 PRI o tres NP-8B, pero 50/50 también trabaja si las tablas de ruteo de la red permiten esto. El mensaje de error del router %SYS-2-MALLOCFAIL indica que no hay memoria I/O suficiente disponible para los módulos de red configurados. Este error ocurre cuando menos de 1,2 MB de memoria I/O libre están disponibles para el sistema. Consulte la Tabla 1 en la Guía de configuración y opciones de memoria de Cisco serie 3600 para las cantidades específicas de memoria que necesite. Memoria del Flash SIMM Los Cisco 3600 Series Router contienen dos socketes del SIMM de memoria Flash para salvar la imagen del Cisco IOS Software. Este Simms no es permutable con los módulos SIMM de DRAM en Cisco 3640/3620 y SDRAM DIMM en el Cisco 3660. La memoria flash puede ser actualizada substituyendo SIMM existente por 8 o el 16 MB SIMM, o agregando SIMM adicional al segundo socket de la memoria flash. Flash admite SIMM de valores desiguales. Siempre debe tener al menos una memoria Flash SIMM instalada en el router para operaciones comunes. Para que se admita la partición de la memoria Flash (Banco Flash dual [DBF]), es necesario que el router esté configurado con, por lo menos, 8MB de memoria. Observe que las Plataformas 36x0 no tienen ningún Flash del inicio, y ningún rxboot. Entonces, NetBooting no es posible. Por lo tanto, tener una

buena imagen del Cisco IOS Software en el Flash SIMM o la placa PCMCIA Flash es importante. Placa PCMCIA Flash La imagen del Cisco IOS Software se puede también salvar en una placa PCMCIA Flash en cualquiera de los 2 slots disponibles PCMCIA proporcionados en el Cisco 3660, el Cisco 3640 y el Cisco 3620. La división también se soporta en las placas PCMCIA que soportan el 8 MB o más capacidad. Dos placas PCMCIA Flash están actualmente disponibles: 8 MB y 16 MB. El formato de las tarjetas PCMCIA es diferente en las diferentes plataformas. Las tarjetas PCMCIA no pueden cambiarse sin darles formato nuevamente. La serie 36x0 utiliza la clase B del sistema de archivos y es compatible con las series 100x y 160x en este respecto, pero debe asignarles un nuevo formato en un router 36x0 para que se puedan utilizar. Más información está disponible en la matriz de compatibilidad del sistema de archivos PCMCIA. Memoria de acceso aleatorio permanente (NVRAM) El NVRAM se utiliza para el almacenamiento permanente writeable de la configuración de inicio. El NVRAM es batería-apoyado RAM estática (SRAM). La vida de la NVRAM se especifica con un número máximo de escrituras y un límite máximo de tiempo. Los tamaños de NVRAM son 32 KB para 3620, y 128 KB para los 3640 y 3660 Router. ROM del inicio La ROM del inicio es un ROM programable borrable (EPROM) usado para permanentemente salvar el código de diagnóstico de lanzamiento (ROM Monitor). Los tamaños ROM del inicio son 512 KB. EEPROM El EEPROM es un ROM programable eléctrico-borrable (EEPROM) (128 B) usado para el almacenamiento permanente de la revisión de hardware y de la información de identificación, y Media Access Control (MAC) Address para las interfaces LAN. Registros Los registros son pequeñas unidades rápidas de memoria utilizadas para almacenar información con objetivos especiales, como "estado de interrupción" e "instrucción actualmente en ejecución". La ubicación de los registros depende de su uso. Por ejemplo, el procesador principal contiene el registro de instrucciones y otros registros de control; El Dual Universal Asynchronous Receiver Transmitter (DUART) contiene su propio Registro de estado tal como otros dispositivos entrada-salida, los registros del read/write de los datos en los diversos componentes, y así sucesivamente. La CPU incluye el registro de Matriz de puertas programable por campo (FPGA) para varios registros de aplicación específica. El procesador principal contiene registros para propósitos generales para los datos de puntos enteros y flotantes utilizados en la ejecución de instrucción.

Secuencia de inicio Cuando un router 36x0 se enciende o se reinicia, ocurren los siguientes eventos: El Monitor ROM (en ROM de inicio) se inicializa a sí mismo. El monitor de la memoria ROM verifica el campo de inicio (los cuatro bits inferiores) en el registro de configuración. Si el último pasado del campo de arranque es 0 (por ejemplo, 0x100), el sistema no inicia una imagen del Cisco IOS Software y espera la intervención del usuario en el prompt de monitor de ROM. Del modo de monitor de ROM, usted puede iniciar manualmente el sistema usando el comando boot o b. Si el último pasado del campo de arranque es 2 con F (por ejemplo, 0x102 con 0x10F), el router inicia la primera imagen válida especificada en el archivo de configuración o especificada por la variable de entorno del INICIO. Pasa a través de cada comando boot system en el orden consecutivo hasta que inicie una imagen válida. Si el router no puede encontrar una imagen válida, los eventos siguientes suceden: Si todos los comandos boot en el archivo de configuración del sistema fallan, el sistema intenta iniciar el primer archivo válido en la memoria flash. Si a completamente - la imagen del sistema funcional no se encuentra, el router no funciona y permanece en el ROM Monitor que espera para ser configurado de nuevo a través de una conexión del puerto de la consola directa. Si el router encuentra una imagen válida, los eventos siguientes suceden: La imagen principal del software del IOS de Cisco se descomprime en la DRAM y se carga desde allí.

El Cisco IOS Software hace las estructuras de datos requeridos tales como descripción de la interfaz bloquea (IDBs), talla el buffer de la interfaz en el DRAM, carga la configuración de inicio, y está listo para ir. Si pegan al router en el modo de monitor de ROM, usted puede seguir los Procedimientos de recuperación descritos en la recuperación ROMMON para el Cisco 3600 Series Router.

Switching de Paquetes Descripción de los buffers

Los routers de las series 3600 son plataformas basadas en partículas. Las memorias intermedias son memorias intermedias atómicas, llamadas partículas, en las que se dividen los paquetes. Cuando un paquete no puede conmutarse de manera rápida, el router tiene que volver a ensamblarlo en un búfer del sistema porque el código de conmutación del proceso no puede manejar partículas. Los grupos de partículas públicas no pueden ser sintonizados. Primero adentro, primero hacia fuera ((Primero en Salir FIFO)) mitigue La memoria de memoria intermedia primero en entrar, primero en salir se utiliza para mismo el almacenamiento temporario de algunos bytes de dato que se transferirán entre los dispositivos (chips). La memoria de memoria intermedia primero en entrar, primero en salir está situada en los chips de la interfaz de la red y otros chips del controlador, según las necesidades. No hay colas asociadas con estas memorias intermedias. Anillo Rx y Anillo Tx Los anillos Rx y Tx son búfers que utiliza el controlador de interfaz para la recepción y transmisión inmediatas de paquetes. Se ubican en módulos de red (NM) y su tamaño varía. Los paquetes residen en el timbre del rx hasta que los buffers de la interfaz estén disponibles, o en el TX el timbre hasta el hardware de la interfaz puede transmitirlos. Se los implementa en un modo FIFO circular para que no haya colas asociadas con ellos. Buffers de la interfaz Los buffers de la interfaz (partícula basada) salvan los paquetes para la transferencia entre un driver de la interfaz y un código de Switching rápido. Los recursos compartidos del almacén intermedio de interfaz privada están ubicados en la memoria compartida de E/S (memoria DRAM) para todas las interfaces. El número de almacenes de interfaz depende de la memoria de E/S compartida total, la unidad máxima de transmisión de interfaz (MTU), el ancho de banda de la interfaz y el número total de interfaces. Se dividen cuando se inicia el router. Estos buffers son estáticos y no crecen ni cortan basado dinámicamente en la necesidad. Estos búferes han asociado “colas de transmisión” por interfaz para el envío de paquetes. Búferes del sistema Los búferes del sistema almacenan paquetes para transferir entre código de Fast Switching y Process Switching. Están situados en memoria I/O compartida (en el DRAM). Los encabezados de memoria intermedia para estos buffers son del tipo PAKTYPE, y están situados en la memoria del procesador principal (en el DRAM). Las memorias intermedias del sistema pueden ser pequeñas (104 bytes), medianas (600 bytes), grandes (1524 bytes), muy grandes (4520 bytes), amplias (5024 bytes), y enormes (18024 bytes). El número total de cada buffer varía dependiendo memoria I/O compartida (en el DRAM) de los tamaños. Estos buffers son dinámicos, así que pueden crecer o ajuste, según las necesidades. Las memorias intermedias del sistema son públicas, por este motivo, los paquetes de cualquier interfaz pueden ser alojados allí, dependiendo de la MTU. Las colas en espera de la entrada y salida para cada interfaz se asocian a estos buffers. Las colas en espera existen en la memoria del procesador principal (en el DRAM).

‘Asignación de búfer’ La Asignación de memoria intermedia implica varios problemas tales como tamaños de almacén intermedios calculadores, la cantidad de búfers, y la ubicación física en la memoria. Los buffers consisten en una porción de los datos del paquete, y una encabezado que tenga punteros a la porción de datos. El tamaño de los búferes de interfaz depende del MTU y se agrupa por MTU similares. Los recursos compartidos de memoria intermedia del sistema está agrupados como Pequeño, Mediano, Grande, Inmenso, etc. La cantidad de memorias intermedias de la interfaz a asignar depende de la memoria de E/S disponible (en DRAM) y de la cantidad total de interfaces. La cantidad de memorias intermedias del sistema puede configurarse con algunos valores predeterminados disponibles (también en la memoria compartida de E/S). Una vez los tamaños y la cantidad de búfers en un pool se decide, los encabezados de memoria intermedia se crean y se asignan a una lista disponible para cada pool. Las llamadas a un malloc() de la función determinan la Disponibilidad y la ubicación de la memoria física. Si la suficiente memoria contigua no está disponible durante una llamada para el malloc(), las fallas Malloc pueden ser señaladas. La memoria es uso posterior vuelto llamando un free() de la función. Cuando se necesita un búfer, se utiliza una función getbuffer(), que toma un Encabezado de búfer de la lista libre. Si el encabezado de memoria intermedia no está disponible en la lista disponible, un nuevo buffer tiene que ser creado. Esto se realiza inmediatamente al nivel del proceso, pero no al nivel del interruptor (en cuyo caso, se requiere el proceso de la red en segundo plano, que luego crea los búferes necesarios). Los buffers se vuelven a la lista disponible cuando están hechos, usando una cola de vuelta. Los procesos que asignan memoria pero eventualmente no pueden liberarla después de su uso producen pérdidas de memoria. También, afectar un aparato los diversos tamaños de los tiempos de los buffers al azar y de la fragmentación de la memoria al azar de las causas de las ubicaciones, y la memoria contigua llega a ser inasequible. Observe que la Asignación de memoria intermedia no es la única porción de Cisco IOS Software que utilice el malloc() y el free(). Consulte Resolución de problemas de memoria si desea obtener más información sobre este tema.

Trayectos de switching Fase de recepción de paquetes Los paquetes entrantes en un alambre son manejados por el chip lógico de la interfaz de la red e interconectan al driver. El proceso es el siguiente: 1. El chip coloca los bits entrantes en las memorias intermedias primero en entrar, primero en salir limitadas. La funcionalidad de la capa física y la señalización son controlados por el chip. 2. El chip señala una interrupción del rx por medio de una bandera para el CPU que funciona con el código del driver de la interfaz para escribir el paquete a un buffer de la interfaz en memoria I/O compartida (en el DRAM usando el DMA del controlador del sistema) basado sobre los encabezados de memoria intermedia disponibles en la lista disponible. Si los buffers de la interfaz no están disponibles en los recursos compartidos del almacén intermedio de la interfaz privada, después marcan a los agrupamientos de memorias intermedias públicos. El paquete se puede copiar a la memoria local de un módulo de red (eventualmente) antes de que transferencia a un buffer de la interfaz. Si el controlador del sistema no es bastante rápido en la tracción de los datos, el chip desborda la memoria intermedia primero en entrar, primero en salir y un overrun está señalado. 3. La integridad de datos básicos y los controles de la capa del link de datos son realizados por el driver de la interfaz, y se incrementan los contadores apropiados (por ejemplo la verificación por redundancia cíclica (CRC), los gigantes, el error de trama, y así sucesivamente). 4. Si los buffers no están disponibles, el driver de la interfaz ignora la trama entrante (y incrementa el contador sin almacén intermedio). 5. El CPU clasifica el paquete y los intentos para ayunar Switch (véase los detalles abajo). Si la transferencia rápida falla de los buffers de la interfaz, el paquete se coloca en el búfer del sistema (por los punteros móviles del buffer adentro memoria I/O compartida), y otro buffer de la interfaz se vuelve a su lista disponible. 6. Ahora se envía el paquete a la cola para el código de Conmutación del proceso y se incrementa el contador de la cola de espera de entrada de la interfaz. Si la cola de retención de entrada es llena, una caída de entradas en la cola está señalada. 7. Ahora, se ha manejado la interrupción del rx CPU, y el planificador de trabajos da el control del procesador principal de nuevo previamente al proceso en ejecución. Etapa de conmutación de paquetes La conmutación por proceso implica el reenvío de paquetes después de la creación del Encabezado de trama saliente. El encabezado de trama saliente está basado en la búsqueda de direcciones de destino en la tabla de ruteo del protocolo relacionado para la dirección next-hop del paquete y la interfaz saliente. Esta operación es realizada por el procesador principal del router en el nivel de proceso (bajo control del planificador de trabajos). 1. Los paquetes se almacenan en Búfers de sistema en memoria I/O compartida (en DRAM) mientras esperan ser enviados por el procesador.

2. Todos los paquetes destinados para el router (tal como ping, actualizaciones de ruteo, y así sucesivamente) se envían a la cola para el código de aplicación relacionada en el nivel de proceso, pero permanecen en los búferes del sistema. 3. Después de que se haya tomado una decisión de reenvío, la encabezado de la trama de salida se copia encima de la encabezado vieja. El procesador intenta realizar una transmisión de inmediato. Si la interfaz no está ocupada y el límite de la cola de transmisión no se ha alcanzado, se transfiere la trama, y el búfer del sistema se vuelve a la lista disponible de su piscina. Si no, la trama se envía a la cola para la interfaz saliente (en la cola de retención de salida). Si la cola de retención de salida es llena, una pérdida de la cola de salida está señalada. 4. Los encabezados de trama saliente que reenvían con éxito decisiones son colocados en el caché de Fast Switching para futuros paquetes. La transferencia rápida implica la expedición de los paquetes basados sobre las operaciones de búsqueda de la dirección destino en memoria caché de ruta especial que ha sido construida previamente por el process switching del primer paquete. Esta operación es realizada por el procesador principal del router (CPU) en el nivel de interrupción del rx (bajo el Administrador de interrupción). 1. Los paquetes están almacenados en las memorias intermedias de la interfaz e inmediatamente llaman la atención del procesador que los reenvía. 2. Un paquete puede no ser conmutado rápido si: La transferencia rápida no se soporta ni se habilita para ese protocolo Una entrada para el destino de este paquete no existe en memoria caché de ruta El paquete es destinado para el router Si un paquete no puede ser conmutado rápido, se coloca en un búfer del sistema (por los punteros móviles del buffer adentro memoria I/O compartida) y se envía a la cola para el código del process switching (según lo mencionado anterior). El pool de la lista disponible del buffer de la interfaz entrante se ajusta. 3. Después de que se haya tomado una decisión de reenvío, una nueva encabezado de la trama de salida se copia encima del encabezado de trama viejo, y de las estancias del paquete en la ubicación actual (pero contado hacia la interfaz saliente modificando los punteros). Se ajusta la lista disponible de recursos compartidos de memoria intermedia de interfaz entrante. 4. Si ha ido todo bien, el paquete ahora se envía a la cola para el código del driver de la interfaz en la cola de transmisión. Si eso es lleno, se cae el paquete. Ahora, se ha manejado la interrupción del rx CPU. El Switching de Netflow implica la expedición de los paquetes después de clasificar el tráfico por el flujo. Un flujo se define como secuencia unidireccional de paquetes entre la fuente dada y los puntos finales de destino. El router utiliza las direcciones de origen y destino, los números de puerto de la capa de transporte, el tipo de protocolo IP, el Tipo de servicio (ToS) y la interfaz de origen para definir un flujo. Esta forma de clasificar el tráfico le permite al router procesar únicamente el primer paquete de un flujo frente a características que plantean demandas al CPU como grandes listas de acceso, colocación en cola, políticas contables y sólida contabilidad/facturación. El Home Page del Netflow proporciona más información. La versión del Cisco IOS Software soportada mínimo para el Switching de Netflow es 12.0(2), 12.0T, y 12.0S. Cisco Express Forwarding Las principales desventajas de los algoritmos de switching anteriores son: El primer paquete para un destino específico siempre está conmutado por proceso a fin de iniciar la memoria caché rápida. La memoria caché rápida puede tornarse muy grande. Por ejemplo, si hay Trayectos múltiples de igual costo a la misma red de destino, el caché rápido es poblado por las entradas de host en vez de la red, según lo discutido arriba. No existe relación directa entre la memoria caché rápida y la tabla del Protocolo de resolución de direcciones (ARP). Si una entrada llega a ser inválida en la memoria caché ARP, no hay manera de invalidarla en el caché rápido. Para evitar este problema, cada minuto se invalida 1/20 del caché al azar. Esta invalidación y repoblado de la memoria caché puede provocar el uso intensivo de la CPU con redes de gran tamaño. El Cisco Express Forwarding aborda estos problemas usando dos tablas: la tabla basada en información de la expedición (BOLA) y la tabla de adyacencia. La tabla de adyacencia, cuyo índice está ordenado según las direcciones de la Capa 3 (L3), contiene los datos de la Capa 2 (L2) correspondiente que son necesarios para reenviar un paquete. Se completa cuando el router detecta nodos adyacentes. La tabla de FIB es un árbol de múltiples direcciones (mtree) indexado por las direcciones de la Capa 3 (L3). Su diseño está basado en la tabla de ruteo y los puntos a la tabla adyacente. Otra ventaja del Cisco Express Forwarding es que la estructura de la base de datos permite el Equilibrio de carga por el destino o por el paquete. El Home Page del Cisco Express Forwarding proporciona más información sobre el Cisco Express Forwarding. La versión del Cisco IOS Software soportada mínimo para el Cisco Express Forwarding es 12.0(5)T. Etapa de transmisión de paquetes

Los paquetes de salida son manejados por el Controlador de interfaz y el chip lógico de la interfaz de red. En caso del process switching, el paquete está en un búfer del sistema en memoria I/O compartida (en el DRAM) mientras que espera en la cola de retención de salida. Una vez que el planificador asigna tiempo al proceso de salida, el paquete se envía a la cola para el controlador de interfaz en la cola de transmisión. Después de la transferencia de paquetes, el búfer del sistema se vuelve a la lista disponible de su piscina. En caso de la transferencia rápida, el paquete está en los buffers de la interfaz en memoria I/O compartida (en el DRAM), y se envía a la cola en la cola de transmisión de la interfaz saliente. Se toma el paquete de los búfers de interfaz o del búfer del sistema y se lo ubica en el búfer Primero en entrar primero en salir (FIFO) de la interfaz de salida (o temporalmente en la memoria local, si está presente). El chip lógico de la interfaz de la red saca los bits de la memoria intermedia FIFO y los ubica en el cable como señales eléctricas con sincronización apropiada. Si el driver de la interfaz no es bastante rápido en proporcionar a los datos al chip en la memoria intermedia primero en entrar, primero en salir, el chip se ejecutará de los bits para transmitir, y un underrun será señalado. El resto de los problemas salida-relacionados, tales como colisiones, están señalados en esta etapa. Una vez que el paquete ha sido transmitido, una interrupción TX es señalada con bandera por el Procesador principal de la CPU. El control del procesador se da al código del driver de la interfaz, que vuelve los buffers o el búfer del sistema de la interfaz a su pool poniéndolos en la cola de vuelta. Ahora, se ha manejado la interrupción TX, y el procesador maneja otras operaciones.

Valores de rendimiento La tabla siguiente indica los rendimientos de los diferentes trayectos de conmutación en paquetes procesados por segundo (pps): Plataforma

Proceso

Rápido

3620

2,000 pps

20.000-40.000 pps

3640

4,000 pps

50,000-70,000 pps

3660

10.000-12.000 pps

100.000 a 120.000 pps

Información Relacionada Cantidad máxima de interfaces o subinterfaces para las plataformas del software del IOS de Cisco: Límites IDB Notas Técnicas de Troubleshooting

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