PROBLEMA Encuentre las especificaciones de los bloques básicos de un convertidor Σ∆ de segundo orden y cuantización de un solo bit para obtener 17bits de resolución efectiva en un ancho de banda de 4.8kHz con una entrada máxima de 2Vpp . • Solución: Estas especificaciones de convertidor (alta resolución y bajo ancho de banda) son bastante comunes en aplicaciones de interés industrial (medición de energía, y entrefases de audio/voz, por ejemplo). Se puede demostrar que para estas especificaciones un convertidor A/D basado en un modulador Σ∆ de bajo orden y alta razón de sobremuestreo representa la mejor opción arquitectural. De hecho, el enunciado del problema fija la arquitectura a una de segundo orden con cuantización de un solo bit, cuyo diagrama de bloques se muestra en la Fig.1. e x i1 g1 g2 i2 y − g ' − g' 1

2

D/A Figura 1: Modulador Σ∆ de segundo orden y cuantización de 1 bit. El dimensionamiento manual de este modulador pasa por el uso de ecuaciones de diseño simplificadas. Un conjunto de tales ecuaciones se muestra en la Tabla 1. Cada ecuación sirve para estimar una contribución determinada a la potencia total de error en la banda de la señal. Tabla 1: Ecuaciones de diseño simplificadas para un modulador Σ∆ de 2º orden Expresión aproximada

Descripción

X 2F S π 4 --------- ⋅ ----------5 12 5M

Potencia del error de cuantización, siendo X F S la sepa-

∆PQ (A V )

X 2F S ( g 1 + g 2 + g 2' )2 π2 ⋅ ------------------ ⋅ -------------------------------------12 Av2 3M 3

Incremento de la potencia del error de cuantización debido al efecto de ganancia finita del amplificador Av

∆PQ ( h )

π4 4h 2 ⋅ ---------5M 5

Incremento de la potencia del error de cuantización debido al error de histeresis en el comparador h

Cp 2  Cl  2 XF2 S  gm 1 1 --------- 1 + ------   ------------ exp  – ------------- ---- C o  C eq , 1 9M C eq , 1 fS

Potencia del error de establecimiento incompleto durante la fase de muestreo

PQ

Ps a m p

ración entre el nivel de tensión alto y bajo de salida del comparador y M la razón de sobremuestreo

C e q, 1 = C p + C l ( 1 + C p ⁄ C o ) 1

Pi n t

Potencia del error de establecimiento incompleto durante Cl  2 Cp 2 Cs 2  X 2F S  gm 1 2 ---------  1 + ------   -------------   1 + ------- exp  – ------------- ---- la fase de integración Cs Co  9M C e q, 2  C eq , 2 fS C e q, 2 = C s + C p + C l [ 1 + ( C s + C p ) ⁄ C o ] 2

I o = g m ( C s ⁄ C eq , 2 )( 1 + C l ⁄ C o ) ( X F S ⁄ 4 ) 2

Pt h

gm 4kT ----------- + ---------------------⋅S MC s 2MC e q, 2 Th , i n

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Potencia de ruido térmico, donde S T h,i n representa la densidad espectral de potencia del ruido térmico equivalente a la entrada del amplificador

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Tabla 1: Ecuaciones de diseño simplificadas para un modulador Σ∆ de 2º orden

Pcnl

Expresión aproximada

Descripción

1 2 4 -- kv Ai n p 8

Potencia del armónico causado por la no-linealidad de primer orden de los condensadores, para una entrada de sinusoidal amplitud Ai n p , siendo k v el coeficiente de tensión del condensador

1 2 1 - AH 2 + - AH2 3 2 2 Po p

Pj

2 γ1 2 2 AH 2 = ----------g A Av 1 i n p

2γ A H 3 = -----------2 g 13 Ai3n p Av

Ai2n p ( 2 πf B σ T )2 ---------- -------------------------2 M

Potencia de los armónicos causados por la no-linealidad de la ganancia del amplificador para una entrada sinusoidal de amplitud Ai n p . Se asume que la ganancia varía con la tensión de salida del amplificador de la forma A( vo ) = Av ( 1 + γ 1 v o + γ 2 vo2 ) Potencia del error de “jitter” considerando un a deviación estándar σ T del periodo de reloj. fB es el ancho de banda de la señal de entrada

Definición de los parámetros fB

Ancho de banda de la señal de entrada

fS

Frecuencia de muestreo (frecuencia de reloj)

M

Razón de sobremuestreo

XF S

= fS ⁄ ( 2f B)

Separación entre la tensiones de referencia ( Eref , p – E r e ,f n ) (niveles de salida del conver-

C l2

Capacidad de entrada del integrador durante la fase de integración

gm

Transconductancia del amplificador

Io

Máxima corriente de salida del amplificador Resistencia en ON de las llaves

Ro n

tidor D/A en la Fig.1 Av

Valor nominal de la gananacia en DC del amplificador

h

Histéresis total de comparador

kv

Coeficiente de tensión de los condensadores

Cs

Valor de condensador de muestreo

γ1

Primer coeficiente de la ganacia en DC no lineal

Valor de condensador de integración

γ2

Segundo coeficient de la ganancia en DC no lineal

Cp

Capacidad de entrada del amplificador

σT

Desviación estándar del periodo del muestreo

C l1

Capacidad de carga del integrador durante la fase de muestreo

Co

Ai n p

Amplitud de la señal sinusoidal de entrada

1. Tensiones de referencia Las tensiones de referencia (E ref , p y Eref , n ) fijan la escala completa a la entrada del modulador X FS , tal que, idealmente XFS = E ref, p – E ref, n , o XFS = 2E ref para referencias simétricas. Para una entrada sinusoidal, la máxima amplitud será X FS ⁄ 2 = E ref . Sin embargo, en la práctica, todos los moduladores sobrecargan antes de que la amplitud de la entrada sinusoidal alcance X FS ⁄ 2 . Por esto, la tensión de referencia debe elegirse de forma que X FS ⁄ 2 > máxima amplitud de entrada . En qué medida debe poducirse tal desigualdad depende de la arquitectura del modulador. Para una de segundo orden, el llamado nivel de sobrecarga se sitúa sobre el 80% de la tensión de referencia. En nuestro caso, si fijamos las tensiones de referencia a E ref = ± 1.5V ( XFS = 3Vpp ), el nivel de sobrecarga estará en una amplitud de señal de entrada de 1.2Vp ; esto es, para una señal de 2.4Vpico-pico. Esta elección nos da un margen con respecto a la máxima señal de entrada especificada en el problema que era de 2Vpico-pico La selección de las tensiones de referencia tiene un claro impacto sobre la máxima resolución alcanzable por el convertidor, ya que esta relacionado con el máximo nivel de señal que puede Dpto. Electrónica y Electromagnetismo

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ser convertida. Por esta razón, con el fin de obtener la máxima eficiencia en términos de consumo de potencia, las tensiones de referencia deben en general elegirse de forma que se aproveche al máximo la tensión de alimentación en un determinada tecnología. El factor limitante está en el rango de salida (“output swing”) necesario en los amplificadores. Este depende como se verá a continuación de la elección de pesos en los integradores. 2. Selección de los pesos de los integradores Idealmente, la única restricción sobre el valor de los coeficientes (pesos) de los integradores es la condición de estabilidad del lazo de segundo orden. Ésta es: g 2 ' ⁄ ( g 1 g 2 ) > 1.25 . Sin embargo, en la práctica, otras consideraciones deben participar en esta elección, como por ejemplo: el rango de salida necesario en los integradores/amplificadores, la dinámica del propio integrador, el número y el tamaño de los condensadores unitarios, etc. En la Tabla 2 se recogen algunos conjuntos de pesos adecuados. En general, mientras menor sea g 1 , menos exigentes serán los requerimientos del primer integrador. En este ejercicio, adoptaremos los valores que aparecen en la columna sombreada de la tabla. Con esta elección de pesos, se puede demostrar que el rango de salida total en los integradores/amplificadores se reduce a X FS . Tabla 2: Varias selecciones de pesos de los integradores Weight

Bose

Yin

Marques

Medeiro

g1 , g1'

0.5

0.25

1/3

0.25

g2

0.5

0.5

0.6

1

g 2'

0.5

0.25

0.4

0.5

3. Razón de sobremuestreo Empezaremos estimando la razón de sobremuestreo necesaria para obtener 17 bits de resolución con un modulador de 2º orden ( L = 2 ) y cuantización de un solo bit ( N = 1 ), usando para ello la ecuación ideal (considerando sólo el error de cuantización): 2 N 2L + 1 1 Neff = - log2 [ ( 2 – 1 ) ( 2L + 1 )M ⁄ ( π 2L ) ] 2

(1)

Si limitamos los posibles valores de M a potencias de 2 (lo cual simplifica considerablemente la implementación del filtro digital), obtenemos 17.8 bits para M = 256 y 15.3 bits para M = 128 , de forma que M debe ser al menos 256. Así, la contribución del error de cuantización en la Tabla 1 resulta PQ = – 108.6dB . Idealmente, P Q es la única contribución a la potencia de error en la banda de la señal, y el rango dinámico del convertidor, calculado como “la razón entre la potencia de la señal a escala completa (amplitud = E ref ) y la potencia de error en el ancho de banda del convertidor”, será: E 2ref ⁄ 2 DR = ---------------- = 109.2dB, equivalente a (109.2dB – 1.76dB)/(6.02) = 17.8bits PQ

(2)

como ya se obtuvo de (1). En el resto de problema trataremos de mantener la resolución por encima de 17bits (como se especifica) aunque se irán añadiendo los errores restantes en la Tabla 1. Además se tratará de mantener la resolución ligeramente sobre 17 bits con el fin de relajar al máximo las especificaciones de los bloque que forman el modulador. Nótese que ya que el ancho de banda de la señal de entrada f B ha sido especificado, la selección de M también fija la frecuencia de muestreo (o de reloj): f S = 2f BM = 2.4576MHz . Dpto. Electrónica y Electromagnetismo

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4. Condensador de muestreo En la implementación del modulador usaremos el integrador SC de la Fig.2, donde C p representa el condensador parásito a la entrada del amplificador y Cl es la capacidad de carga. Podemos estimar el valor mínimo del condensador de muestreo C s usando la expresión para el la potencia de ruido térmico P th en la Tabla 1: gm 4kT P th = ----------- + --------------------⋅S MC s 2M Ce q, 2 Th , in

(3)

pero ahora no conocemos algunos de los parámetros de esta expresión, por ejemplo, la transconductancia del amplificador g m , su densidad espectral de potencia de ruido a la entrada S Th , in . Tampoco podemos estimar con precisión el valor de C eq, 2 = Cs + Cp + C l2 [ 1 + ( C s + C p ) ⁄ Co ] . Para poder seguir adelante debemos hacer algunas aproximaciones: S Th, in puede aproximarse por la contribución de los transistores MOS de entrada del amplificador: S Th , in = 8- kT -----3 gm

(4)

y substituyendo en (3), 4kT 4kT 16kT P th ≅ ----------- + --------------------- ≈ -------------M Cs 3MC eq, 2 3MC s

(5)

donde se ha realizado la aproximación C eq, 2 ≈ Cs . Con ello, ya podemos estimar el valor necesario para C s . Por ejemplo, si hacemos C s = 5pF , entonces Pth = – 107.8dB , y 2 ⁄2 Eref DR = -------------------------- = 105.8dB, equivalente a 17.3bits ( P Q + P th )

(6)

Así, Cs = 5pF . lo cual implica Co = C s ⁄ g 1 = 20pF . 5. Incremento del ruido de cuantización Ahora podemos abordar el incremento del ruido de cuantización debido a dos efectos no ideales: ganancia finita del amplificador ( ∆P Q ( AV ) ) y histéresis del cuantizador ( ∆P Q ( h ) ). Ninguna de ellas constituye un problema serio. Con respecto a la ganancia, un valor de 500 es suficiente para reducir ∆P Q ( AV ) a una pequeña fracción (por debajo del 5%) de P Q . Por otro lado, una histéresis de 50mV (normal en los comg = Cs ⁄ C o

x

φ1 φ2

Cs

Co

φ2

− φ1

Cp

+

± E ref

i1

φ1 φ2

Cl

t

Figura 2: Integrador SC y fases de reloj Dpto. Electrónica y Electromagnetismo

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paradores que se usan en moduladores SD) tiene un bajo impacto sobre la potencia del ruido de cuantización, ya que ∆P Q ( h ) cae por debajo del 2% de P Q . Con estos valores: E 2ref ⁄ 2 DR = -------------------------= 105.7dB, equivalente a 17.2bits ( P *Q + Pth )

(7)

donde PQ* = PQ + ∆P Q ( AV ) + ∆ PQ ( h ) . 6. Dinámicas del integrador y del comparador Con el fin de determinar la dinámica del integrador tenemos que conocer sus condiciones de carga. Hasta ahora hemos fijado el valor de C s = 5pF y C o = 20pF . Ahora tenemos que estimar las otras capacidades. Asumiendo que la conexión de los condensadores es como se muestra en la Fig.2 (“top” de ambos condensadores conectados al nudo de tierra virtual del amplificador), Cp está formado casi exclusivamente por el parásito capacitivo a la entrada del amplificador (también habrá una pequeña contribución del conexionado y las llaves que vamos a despreciar). Es decir, que Cp depende del propio amplificador que todavía no hemos diseñado. Podemos, no obstante, fijar un valor, por ejemplo C p = 0.5pF y tener este valor presente a la hora de diseñar el amplificador. Realizar la estimación de la capacidad de carga es más complicado. Primero, tenemos que considerar que, en general, será diferente de una fase de reloj a otra, y que el valor en cada fase depende de la temporización usada en el modulador. Por otro lado, esta capacidad tiene varias (no despreciable) contribuciones: la carga parásita a la salida del amplificador, el parásito de “bottom” del condesador de integración, el/los condensadores de muestreo del siguiente integrador y sus parásitos de “bottom”, etc. Además, algunas de estas contribuciones, como por ejemplo el valor del parásito de “bottom” de los condensadores integrados depende a su vez del proceso tecnológico: puede ser pequeña para condensadores “analógicos” (poly-poly, M-i-M) o enorme para otros tipos de condensadores (multi-metal en “sandwich”, condensadores de difusión, etc.). Considerando el esquema temporal indicado en la Fig.2, el segundo integrador muestrea la salida del primer integrador durante φ 1 , de forma que durante φ2 , la salida del primer integrador no esta conectada a ningún otro bloque. Así, durante φ2 , la capacidad de carga es debida únicamente al parásito de salida del amplificador y al parásito de “bottom” del condesador de integración: C l2 = Co , amp + Cbottom

(8)

El valor de Cbottom puede estimarse como un fracción λ de C 2 ; mientras que C o, amp de nuevo depende del amplificador concreto que vayamos a utilizar. Podemos considerar λ = 0.05 (esto es, que el parásito de “bottom” sea el 5% del valor nominal de la capacidad), deforma que C bottom ≅ 1pF , y fijar este mismo valor para C o, amp ; con lo cual Cl2 ≅ 2pF . Por otro lado, para determinar Cl1 debemos considerar el segundo integrador. Ya que el ruido térmico debido al segundo integrador es del orden de M 2 veces menos importante que el del primero, se puede utilizar un condensador de muestreo menor en el segundo integrador. De hecho, el valor mínimo de este condensador se fija atendiendo a consideraciones de apareamiento y “yield”. Consideraremos Cs = 0.5pF para el segundo integrador. Este integrador tiene dos pesos diferentes g 2 ≠ g 2 ' . Siempre que sea posible, con el fin de reducir el área total de los condensadores, conviene dividir el peso mayor en dos o más ramas del integrador. En nuestro caso, usaremos un integrador como el de la Fig.3. Así, Cl1 = C l2 + ( 1 + λ) ( C s + Cs ' ) , donde λ es la fracción de Cs y Cs ' debida a sus parásitos de “bottom”. Si consideramos λ = 0.05 (el valor a utilizar dependerá del proceso tecnológico y de cómo se implementen los condensadores), obDpto. Electrónica y Electromagnetismo

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Co φ1

Cs

i1

±E ref

Cs = C s' = 0.5pF -

φ2 i1

φ2

φ1

φ1 C s'

φ2

Co = 2pF

i2

+

Cs C s' g 2 = ------ + ------- = 0.5 C o Co

φ2

C s' g 2 ' = ------- = 0.25 Co

φ1

Figura 3: Segundo integrador en el lazo del modulador tenemos C l1 = 3.05pF . Una vez estimadas las capacidades podemos calcular la carga equivalente para el primer integrador en una y otra fase. C eq, 1 = Cp + C l1 ( 1 + C p ⁄ Co ) = 3.63pF C eq, 2 = Cs + Cp + C l2 [ 1 + ( C s + C p ) ⁄ Co ] = 8.05pF

(9)

Es importante observar las diferencias en la carga equivalente del amplificador de una fase a otra. Si se obtuvieran grandes diferencias, deberíamos considerar la posibilidad de utilizar un reloj maestro con “duty-cycle” diferente de 0.5; esto es, con fases de muestreo e integración de diferente duración. En este ejemplo, la carga equivalente durante integración resulta considerablemente mayor que la de muestreo por lo que el tiempo efectivo de integración debería ser mayor que el otro. No obstante, seguiremos resolviendo el problema asumiendo un “duty-cycle” igual a 0.5 (50%); esto es, con ambos tiempos iguales. Se recomienda al alumno observar mediante simulación de comportamiento este efecto y determinar en este caso cual sería el reparto óptimo del periodo de reloj entre las fases de integración y muestreo. Ahora podemos estimar la transconductancia mínima requerida en el amplificador del primer integrador usando la expresión simplificada para la potencia de error en la banda en ambas fases. ^ C p 2 Cl 2 X 2F S  gm 1  1  P samp = --------1 + ------   ------------exp – ----------------  C C o  C eq, 1 9M  e q, 1 fS P int

2 C 2 C 2 Cs 2 X FS gm 1   1 + ------p   ------------  1 + ------l-2 exp  – ------------= ----------   C C s   C eq, 2  C o 9M  eq, 2 f S

(10)

Haciendo g m = 390µA/V se obtiene 2 ⁄2 E ref DR = -------------------------------------------------------------= 104.9dB, equivalente a 17.1bits ( P *Q + Pth + Psamp + P int )

(11)

Las expresiones en (10) son aproximadamente válidas sólo si el “settling” de la tensión de salida del integrador es lineal; es decir, que no existe limitación de “slew-rate” y por tanto la evolución temporal es de tipo exponencial pura. Para que esto sea cierto, la corriente máxima de salida del integrador (del amplificador en suma) tiene que ser suficientemente alta. En otro caso, la evolución de la tensión de salida del integrador tendrá una parte inicial de pendiente constante Dpto. Electrónica y Electromagnetismo

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(“slew”), y luego evolucionará siguiendo la exponencial dictada por la dinámica del problema. El análisis manual de este tipo de “settling” es bastante más complejo [7] y no se abordará en este problema. No obstante, las expresiones anteriores siguen siendo aproximadamente válidas si, incluso en presencia de “slew-rate”, la corriente máxima requerida al amplificador se elige tal que: I o = g m ( C s ⁄ C e q, 2 ) ( 1 + Cl ⁄ Co ) ( X F S ⁄ 4 ) ≅ 200 µA 2

(12)

Esto asegura que la distorsión causada por el “settling” no lineal es despreciable. Con respecto al comparador (generalmente un “latch” ya que no se requiere gran precisión), el único requerimiento dinámico es que debe resolver su salida en menos de un semiperiodo de reloj. Con la temporización impuesta al circuito SC, el dato de salida del comparador se genera durante la fase de muestreo (cuando la salida del segundo integrador no cambia) y se mantiene durante la fase de integración (cuando este dato se pasa a través del lazo de realimentación a ambos integradores). Con tal fin, al comparador le sigue un biestable SR. Para dar tiempo a reaccionar a toda la circuitería podemos elegir como tiempo de respuesta del comparador (latch+biestable) 1/8 del periodo de reloj; en nuestro caso 50ns. 7. Resistencia en ON de las llaves analógicas El criterio fundamental para la elección del valor de la resistencia en ON de las llaves analógicas es que debe proporcionar una constante RC lo suficientemente pequeña como para no alterar sustancialmente la dinámica del integrador. El efecto de la resistencia en ON no nula puede modelarse en primera aproximación como una disminución del valor efectivo del producto ganancia-ancho de banda del amplificador ( GB), tal que: GB GB GB eff = ----------------------------- = --------------------------------------------------------1 + GB ⁄ fR C 1 + GB ⋅ ( 2π ) ⋅ 2Ron C S

(13)

donde f RC es la frecuencia del polo asociado a la constante de tiempo RC (tengamos en cuenta que existen dos llaves conectadas en serie en cada fase de reloj). En este ejemplo, si elegimos R on = 300 Ω , el GB efectivo pasaría de GB = g m ⁄ ( 2πC e q, 2 ) = 7.7MHz a 7.2MHz; esto es, se tendría una transconductancia efectiva un 6.5% inferior, lo cual no ha de impactar significativamente la potencia del error de “settling” y, por tanto, el rango dinámico y la resolución efectiva. 8. Mecanismos de distorsión A parte del “slew-rate”, los mecanismos de distorsión dominantes son la no linealidad de los condensadores y la ganancia en lazo abierto no lineal del amplificador. Para entradas sinusoidales, ambos mecanismos causan distorsión a la salida del modulador. Además, en un caso práctico en el cual la tensión de alimentación sea reducida y la frecuencia de operación elevada, se ha de tener en cuenta la posible contribución de la variación de la resistencia en ON de las llaves. Ésta puede generar una operación de muestreo no lineal, ya que el error de establecimiento de la tensión de entrada en el condensador de muestreo C s depende la resistencia en ON que a su vez es función de la tensión a transmitir. Este mecanismo se conoce como distorsión dinámica y su análisis pormenorizado (muy complejo) está fuera de los objetivos de este ejemplo. Para muchos condensadores integrados, la capacidad puede expresarse como un función cuadrática de la tensión en el condensador C ( v ) = C 0 ( 1 + kV v + kVV v 2 ) . Cuando se usa circuitería diferencial, la dependencia lineal ( kV ) no es un problema, puesto que el uso de señales diferenciales y balanceadas cancela en primer orden las no linealidades que dan lugar a distorsión de orden par. El coeficiente de segundo orden kV V sí es relevante y su valor viene impuesto Dpto. Electrónica y Electromagnetismo

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por el proceso tecnológico y por el tipo de condensadores que podamos utilizar en dicho proceso. Por otro lado, la dependencia de la ganancia en lazo abierto del amplificador varía con el valor de su tensión de salida. Ésta puede expresarse como A ( v o ) = Av ( 1 + γ 1 vo + γ 2 vo2 )

(14)

De nuevo en implementaciones completamente diferenciales, el coeficiente de primer orden será pequeño y su impacto sobre la distorsión despreciable. Sin embargo, el segundo coeficiente γ 2 puede ser muy grande en módulo (es lógico que sea negativo pues la ganancia disminuye a medida que la tensión de salida excursiona desde el valor de tensión central), sobre todo en tecnologías con baja tensión de alimentación. Esto tiene dos efectos: por un lado, la operación del amplificador se torna no lineal, dando lugar a distorsión de tercer armónico; por otro, el valor promedio de la ganancia del amplificador sobre el rango de tensiones de interés disminuye, lo cual supone un incremento de ∆P Q ( AV ) en la Tabla 1. Este último efecto se pone de manifiesto para valores muy altos de γ 2 (por encima de 20%V -2) por lo que no se tendrá en cuenta aquí. Con respecto a la potencia de los armónicos 1 2 1 2 P op = - AH2 + - A H3 2 2

con

2γ A H2 = -----------1 g 21 A 2inp Av

2 γ2 3 3 AH3 = ----------g A A v 1 inp

(15)

Nótese que no sólo es función de γ 1, γ 2 , sino también de Av . Esto significa que mientras menor sea A v , menor ha de ser la máxima no linealidad permitida para el amplificador. De hecho, con A v = 500 , tiene que cumplirse que γ 2 ≤ 5 % para que la distorsión de tercer armónico no sea un problema (asumiendo una amplitud de la señal de entrada de 1V). Esta especificación resulta muy costosa en la práctica, donde es común obtener γ2 ≈ 10% . Con el fin de elevar γ 2 hasta este valor podemos aumentar el valor nominal de Av hasta 1000, lo cual no es muy dificil de conseguir en una implementación práctica. Incluyendo todos los errores que hemos visto hasta ahora obtenemos como rango dinámico 2 ⁄2 E ref DR = ------------------------------------------------------= 104.3dB, equivalent to 17.03bits * + P* + P ) ( P *Q + Pth st op

(16)

9. Ruido “Jitter” Finalmente, consideramos el posible “jitter” del reloj. Este efecto es un consecuencia de la incertidumbre en el periodo real de la señal de reloj que crea desviaciones respecto a su valor nominal. La potencia del error que este muestreo no uniforme genera en la banda de la señal resulta aproximadamente 2 ( 2πf σ ) 2 Ainp B T P j = ---------------------------------2 M

(17)

Para calcularla necesitamos conocer la desviación estándar del periodo de reloj, σ T . Esto resulta complejo, ya que depende de cómo se genere dicha señal. En general, σ T aumenta cuando el reloj de muestreo se genera mediante multiplicación de frecuencia a partir de un reloj maestro de frecuencia inferior, por ejemplo usando un PLL. En este ejercicio sólo podemos establecer una cota superior para σ T . Así, con σ T ≤ 1ns

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E 2ref ⁄ 2 DR = ------------------------------------------------------------------= 104.1dB, equivalent to 17bits * + P* +P ( P *Q + Pth st op + P j )

(18)

10. Resumen Hemos concluido el dimensionado manual del modulador especificado, que debe ser refinado mediante simulación de comportamiento. La Tabla 3 recoge los valores de los parámetros de diseño obtenidos. Tabla 3: Resultados Topology Sampling frequency Modulator Oversampling ratio Reference voltages g 1 , g 1 ', g 2, g 2 '

2nd-order 2.4576MHz 256 ±1.5V 0.25, 0.25, 0.5, 0.25

Sampling capacitor (1st integrator) Sampling capacitor (2nd integrator) Integrators 1st-int. load capacitance (Sampling) 1st-int. load capacitance (Integration) MOS switch-ON resistance Maximum clock jitter DC-gain DC-gain non-linearity Transconductance Maximum output current Total output swing Parasitic input capacitor Hysteresis Comparator Resolution time RESOLUTION & NOISE POWER CONTRIBUTIONS Dynamic range: Quantization noise (dB) Thermal noise (dB) Incomplete settling noise (dB) Jitter noise (dB) Harmonic distortion (dB) Opamps

5pF 0.5pF < 3.5pF < 2pF 0.3kΩ < 1ns > 60dB < 1%V-1, 10%V-2 > 390µA/V > 200µA > 3V < 0.5pF < 50mV < 50ns 104.1dB (17bit) -108.66 -107.83 -112.14 -117.50 -112.47

References [1] [2] [3] [4] [5]

F. Medeiro, B. Pérez-Verdú and A. Rodríguez-Vázquez: “Top-Down Design of High-Performance Modulators”, Kluwer Academic Publishers, Boston, November 1998. J. C. Candy: “A Use of Double Integration in Sigma-Delta Modulation”. IEEE Transactions on Communications, Vol. 33, pp. 249-258, March 1985. B. E. Boser and B. A. Wooley: “The Design of Sigma-Delta Modulation Analog-to-Digital Converters”. IEEE Journal of Solid-State Circuits, Vol. 23. pp. 1298-1308, December 1988. G. Yin and W. Sansen: “A High-Frequency and High-Resolution Fourth-Order Σ∆ A/D Converter in BiCMOS Technology”, IEEE Journal of Solid-State Circuits , Vol. 29, pp. 857-865, August 1994. A. Marques, et al.: “A 15-bit 2 MHz Nyquist Rate ∆Σ ADC in a 1µm CMOS Technology”, in Proc. ESSCIRC'97, pp. 68-71, 1997.

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[6] [7]

F. Medeiro, et al.: “Multi-bit cascade Σ∆ modulator for high-speed A/D conversion with reduced sensitivity to DAC errors”, Electronics Letters, Vol. 34, pp. 422-424, March 1998. F. Medeiro, et al.: “Practical Considerations for the Design of Cascade Multi-bit High-Frequency Σ∆ Modulators”, in Proc. ICESC´98, Vol. 2, pp. 161-164, September 1998.

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